第20篇：逻辑门控D锁存器

最新推荐文章于 2025-03-16 01:23:40 发布

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分类专栏：数字逻辑（DE2-115）文章标签： fpga开发

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本文介绍了如何设计逻辑门控D锁存器以解决基本RS锁存器的不确定状态问题，通过VerilogHDL编程并用DE2-115开发板进行模型仿真，验证了该锁存器在不同输入条件下的稳定工作特性。

摘要生成于 C知道，由 DeepSeek-R1 满血版支持，前往体验 >

Q：基本RS锁存器存在不确定状态，本篇我们设计可以消除不确定状态的锁存器--逻辑门控D锁存器。

A：逻辑门控D锁存器逻辑图：

其工作原理：在CLK=1期间，数据输入端D的值被传输到输出端Q，而当CLK由1 跳变为0时，锁存器将保持跳变之前瞬间D的值。

（1）当CLK=0时， $\overline R =\overline S =1$ ，无论D取何值，输出Q和 $\overline Q$ 都保持不变。

（2）当CLK=1且D=1时， $\overline S=0$ ， $\overline R =1$ ，因此Q被置1；当CLK=1且D=0时， $\overline S =1$ ， $\overline R =0$ ，因此Q被置0。

部分Verilog HDL代码：

与基本RS触发器一样，使用DE2-115开发板的SW[1:0]做为2个输入端；LEDR[1:0]显示输出状态。ModelSim仿真结果：

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