[Verilog HDL ]数电语法

Cappi卡比

已于 2023-06-05 18:38:23 修改

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文章标签： fpga开发

于 2023-06-05 12:53:29 首次发布

本文链接：https://blog.csdn.net/YaoJinTao2003/article/details/130563061

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1.sn[1:0]

“sn[1:0]” 是一种 Verilog HDL 中的位选择器，用于访问一个向量（Vector）或载入多个 bits 的寄存器的部分、部分位数（Width），或其他像线路、寄存器等的多位信号。

在这个例子中， “sn[1:0]” 取出了向量变量 sn 中从右往左第 1 个和第 0 个 bit 位，这是一种截取操作。如果该向量的长度为 N，那么最高位是 N-1，最低位是 0。冒号 “:” 分隔符两侧的数字表示所选取的范围，“1:0” 表示包含从右往左数第 1 个和第 0 个 bit 位，即一个二进制数的最低两位。此外还有其他的写法，例如 "sn[3:1]"表示包含从右往左数第 3 至第 1 个 bit 位之间的三个 bits。

需要注意的是，当使用这种位选择器时，如果范围不正确会导致代码出错，例如如果指定的起始位置比结束位置更高，会抛出编译时错误。
在这里插入图片描述

2.count <= count + 16’d1;

count <= count + 16’d1; 是一个赋值语句，它的作用是将 count 的当前值加上一个 16 位的数值 1，并将计算结果再次赋给 count。其中，“<=”符号表示执行的是非阻塞赋值，也就是该操作不会等待任何条件，立即更新 count 的值。这条语句通常用于计数器等模块中。

具体地说，每当时钟信号到来时， count 的值就会加 1，从而实现了计数器的功能。在上述代码中，通过使用数据类型 16’d1 来明确指定计数器每次增加的幅度为 1，同时限制了计算结果的位数不超过 16 位，保证计数器能够正常工作且在一定的时间内完成计数。

在Verilog中，数字常量可以使用不同的进制表示，其中最常用的有二进制、十进制、十六进制和八进制。

"d"代表十进制，用于表示一个十进制的数字。在这两行代码中，16’d0’ 表示十进制数0，其中16’表示该数字所占用的位数为16位。因此，将count清零（赋值为0）的语句是 count <= 16’d0;

其他进制的表示方法如下：
- 二进制：使用 2’b 开头，例如 2’b10 表示二进制数10。
- 八进制：使用 8’o 开头，例如 8’o17 表示八进制数17。
- 十六进制：使用 16’x 或 16’h 开头，例如 16’xFF 表示十六进制数FF。

3. reg [15: 0]count

eg [15:0] count 定义了一个 16 位的寄存器变量 count，用于在 Verilog HDL 中存储和操作数据。这里方括号“[15:0]”表示该变量的位宽为 16 位，最高位的下标为 15，最低位的下标为 0。

作为一种常见的数据类型，寄存器变量可以用于多种逻辑电路设计中，例如计数器、状态机、移位寄存器等等。通过对寄存器变量进行赋值和运算，可以实现数字信号的逻辑控制和处理。

需要注意的是，在 Verilog HDL 中，使用 reg 关键字声明的变量表示的是可写的内部存储器。因此，对于 count 这个寄存器变量，只有在定义时进行初始化或者在之后的代码中被明确地赋值才能保证其初始值已经被正确地加载。

4，

这段 Verilog 代码是一个基本的模板，用于设计和仿真数字电路。它包含了以下主要部分：

模块定义

module _2354_lab6_1_yjt__vlg_tst();

这一行代码定义了一个名为 _2354_lab6_1_yjt__vlg_tst 的模块，其中 () 中没有输入或输出端口。

常量定义

`timescale 1 ps/ 1 ps

这一行代码定义了 timescale，即编译器中使用的时间单位。在本例中，它被设置为 1 ps。

变量和端口定义
reg eachvec;
reg clk_in;
reg rst_n;
reg sel;

wire clk_out;

这个模板中定义了多个寄存器变量，如上所示。reg 关键字表示这些变量是可写的内部存储器。同时也定义了一个 wire 可读写的线性数据类型。这里每个变量都对应一个输入管脚，例如 clk_in。

组件实例化

_2354_lab6_1_yjt_ i1 (
	.clk_in(clk_in),
	.clk_out(clk_out),
	.rst_n(rst_n),
	.sel(sel)
);

这段代码实例化了一个名为 2354_lab6_1_yjt 的组件，并将模块中的输入和输出导向组件的相应管脚。

初始化块
initial
begin
	$display("Running testbench");
end

这个测试台初始化了一个 $display 语句，打印输出 “Running testbench”，以表示当前测试台正在运行。

运行块
always 
begin
	@eachvec;
end

这个代码块定义了一个死循环，表示测试台始终监听输入变量 eachvec。只要该变量发生变化，测试台就会重新启动来模拟新的输入数据。

以上是这段 Verilog 代码的基本功能，你可以根据需要进行修改和扩展，以适应不同的设计和仿真需求。

5

always @ (posedge clk)

"always @ (posedge clk)"是一种Verilog语言中的时序逻辑模拟方式。在此模拟中，"clk"表示时钟信号。当时钟信号上升沿到达时,紧随其后的代码块将被执行。因此，“always @ (posedge clk)”表示代码块中的逻辑将仅在时钟上升沿时执行。这种方式常用于描述同步电路中的行为，如时序逻辑、同步寄存器和状态机等。

always@(posedge clk_in or negedge rst_n) 怎么理解

这是Verilog硬件描述语言中的一行代码，表示一个always模块，只有时钟信号(clk_in)上升沿或复位信号(rst_n)下降沿发生时才执行。

在FPGA或ASIC设计中，时钟信号是一个非常重要的信号，时钟信号的上升沿是一个时钟周期的开始，电路的所有状态都在时钟边沿更新。利用always模块可以对电路进行同步操作，保证信号在时钟边沿更新，从而避免由于时序不对造成的逻辑错误。

此外，rst_n表示复位信号，n为负号表示低电平有效。这意味着当复位信号处于低电平时，always模块也会被触发以执行相应的操作。这通常用于初始化电路中的寄存器和其他组件。

6 parameter num1 = 50000000 / 11716;

"parameter"是指一个变量或常量，用于在某种操作或计算中提供值或设置。在这个例子中，"parameter num1"指的是一个变量，它被用于计算50000000除以11716的结果。

7.count <= 16’d0;

是将一个名为 count 的 16 位寄存器赋值为0，这里使用的是非阻塞的赋值操作* <= *，因此该赋值操作不受到其他代码的影响，会立即执行。

8.reg [15: 0]count;这里为什么是16位

这里的* reg [15:0] count *表示定义了一个名为 count 的 16 位寄存器，也可以理解为一个 16 位的变量。

在硬件描述语言（HDL）中，使用位宽（bit width）来表示变量或信号的宽度，其意义是变量或信号可以存储的二进制位数。在这个例子中，16 表示该变量可以存储 16 位二进制数据，也就是用2的16次方可以表示的整数范围，即0-65535，可以表示2个字节的数据。

在使用Verilog进行设计时，需要根据所需数据类型和精度选择合适的位宽，以确保数据的正确性。

8.assign seg[0] = 1;

这行代码是一个连续赋值语句，在 Verilog 中用 assign 关键字进行定义。它的意思是将整数值 1 赋值给模块的一个名为 seg 的八位信号中的第 0 位。这样实现的效果是，该信号的第 0 位一直保持为逻辑 1。

这里需要注意的是，被赋值的 seg 信号必须是用 wire 声明的信号，wire 表示这个信号是一个线网，它可以传递信号，相当于连线。因为只有 wire 类型信号可以被连续赋值，而 reg 类型信号则只能在 always 块中进行赋值。

9.always@(Indec)

always@(Indec) 表示一个组合逻辑或者时序逻辑块，其中 Indec 是一个信号改变的条件，在这个条件发生变化时，就会执行 always 块中的代码。Indec 可以是一个或多个信号，也可以是使用括号和运算符组成的表达式、函数、或者系统时钟等。

这个语法被称作 Verilog 的敏感列表，它用于告诉编译器当前 always 块的执行条件。当敏感列表中的信号发生变化时，与之相关的 always 块会被触发，然后执行其中的代码。在 Verilog 中，有两种类型的 always 块，一种是组合逻辑块，另一种是时序逻辑块。组合逻辑块相当于组合电路，其输出只取决于输入信号的当前值；时序逻辑块则相当于时序电路，需要考虑时序问题，进而考虑过去的输入、当前的输入和上一时刻的状态等因素。

在 always@(Indec) 中的代码不像 always @ (posedge clk) 这种写法的代码那样清楚地说明这是一个时序逻辑块，还需要根据代码具体实现从语法层面判断这是组合逻辑块还是时序逻辑块

10.begin end和{}

在 Verilog 语言中，单独一个 if 语句及其范围是一个单条语句，在此之后不需要使用 begin 和 end 来标记执行的语句块。因此，如果 if 语句后面只跟着一条执行语句，就不需要使用 begin 和 end 来标记语句块。例如：

if (condition)
    statement;

而当需要在 if 语句中执行多条语句时，则需要使用 begin 和 end 来标记所需要执行的语句块。例如：

if (condition) begin
    statement 1;
    statement 2;
    ...
end

在你提供的代码中，if(upd) 后面跟的是一个语句块，其中包含了一个条件语句和一个赋值语句，因此使用了 begin 和 end 来标记语句块。

11.

output [3:0]Q;
reg [3:0]Q;.

在Verilog中，output关键字用于输出端口的声明，在模块内定义一个输出信号。而reg关键字则用于内部信号的声明。

在实际设计中，输出信号一般都是与模块外部的其他电路相连接的，在模块内部只需声明该信号的位宽和名称即可，不需要对其进行初始化。而内部信号则需要在声明时使用reg关键字进行初始化，其默认值为0或x（不确定的值）。

因此，对于一个模块内部声明的输出信号，一般情况下需要根据其宽度使用output [3:0]Q进行声明，而不需要对其进行初始化操作。如果该信号需要在模块内进行程序逻辑上的变化，则需要在声明时同时使用reg进行初始化，例如reg [3:0] Q = 4’b0000。

总之，在一个模块中，output信号和reg信号的声明都是可以同时存在的，其作用和用法都有所区别。

12.tri，bufifo;

//module _2021112354_chap2_4_1(A,B,SEL,L);
//input A,B,SEL;
//	output L;
//	tri L;
//	bufif0(L,A,SEL);
//	bufif1(L,B,SEL);
//endmodule

tri是Verilog HDL中的一种数据类型。tri用于描述三态信号（即高电平、低电平和高阻态，也称为Z态），可以用于实现电路中的三态门和总线等。

bufif0和bufif1是Verilog HDL中的两种有向缓冲器，它们分别用于将输入端口数据传输到输出端口。

bufif0是一种有向缓冲器，在输入端口（即A端口）等于0时，输出端口（即L端口）被拉到高阻态；在输入端口为1或高阻态时，输出端口跟随输入端口。

bufif1也是一种有向缓冲器，与bufif0唯一的区别是：在输入端口（即B端口）等于1时，输出端口（即L端口）被拉到高阻态，而不是在输入端口为0时。在输入端口为0或高阻态时，输出端口跟随输入端口。

13.wire和assign

wire pedge,nedge;
 assign nedge = (!key_tmp0) & key_tmp1; //下降沿（下一clk时为0，上一clk时为1）

在 Verilog 中，wire 和 assign 都是用于逻辑信号处理的关键字。它们用于定义和初始化逻辑信号，有以下区别：

wire 用于声明线网（net），即将被连接到模块或者模块之间的输入或者输出，或者两个或多个组合逻辑或时序逻辑之间的中间信号。线网是一种连接线，其值可以由其驱动的输出端口或者其他线网决定，或由在赋值过程中产生的逻辑或时序运算结果决定。在声明线网时可以指定其位宽（在方括号中指定）。线网使用时不需要像寄存器一样需要声明时初始化，其默认初值为‘z。
assign 用于初始化线网，通过逻辑运算符将表达式的值赋给线网，用于表示组合逻辑，无法表示时序逻辑。在模块中，assign 语句会被连续地执行。对于多个驱动同一个线网的情况，系统会根据优先级策略选择其中的一个输出到线网上。

回到你的代码中，wire pedge, nedge;用于声明两个线网pedge和nedge，而assign nedge = (!key_tmp0) & key_tmp1;用于给nedge赋值，代表一个下降沿（前一时刻为1，当前时刻为0）。!key_tmp0表示key_tmp0信号的取反，&是逻辑与操作符，表示两个信号同时为1时结果为1，否则为0。