VIVADO+ZYNQ7000入门四，PS与PL的AXI总线通信

最新推荐文章于 2025-04-10 22:45:58 发布
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分类专栏： FPGA
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
本文链接：https://blog.csdn.net/malcolm_110/article/details/108490361
版权
本文详细介绍如何使用Zynq FPGA进行AXI GPIO模块开发，包括工程创建、模块添加、自动布线、ILA及VIO模块配置、Verilog代码编写、管脚约束设定、SDK环境设置及C代码编写，直至最终的硬件调试。

摘要生成于 C知道 ，由 DeepSeek-R1 满血版支持， 前往体验 >

快速索引

目标

你好！

预备知识

我们

工程实例

  1. 创建一个空白工程，创建过程可以参考这里
    https://blog.csdn.net/malcolm_110/article/details/107222944

  2. Creak block design
    在这里插入图片描述

  3. 添加zynq block
    在这里插入图片描述

  4. 添加一个AXI_GPIO模块
    在这里插入图片描述

  5. 添加点击自动布线
    在这里插入图片描述
    在弹出窗口中打勾
    在这里插入图片描述

  6. 效果如下，我们可以看到系统会自动添加了一个AXI转换器，一端连接到了ARM核，一端连到了AXI的设备上，我们这里用的是GPIO设备。如果AXI总线上挂多个从设备，只需要双击AXI Interconnect，重新配置端口数即可。本例中设置2个从设备，一个做GPIO输出用，另一个连接RAM。
    在这里插入图片描述

  7. 可以点击Regenerate Layout ，让模块重新布局。
    在这里插入图片描述

  8. 添加一个ILA模块，功能相当于内置的逻辑分析仪，用来在线监测数据
    时钟连到系统时钟上，输入信号连到AXI的第二路从口上。
    在这里插入图片描述

  9. 继续添加一个VIO 模块，监测IO的输出情况。修改配置，只需要输入，4bit位宽；不需要输出。连好线。
    在这里插入图片描述
    记得配置一下arm核的参数，ddr型号/延时数据等
    设置后，点击validate design

  10. 修改axi io端口为 axi_lite 类型，并关联时钟
    在这里插入图片描述
    在地址空间分配上，可以选择自动，深度可以选择为4k

  11. 建立工程的头文件

在这里插入图片描述
12. 执行编译
在这里插入图片描述

  1. 接下来进行PL端的开发，Add Sources，创建一个空的verilog文件，可以命名为soc_axi_ctrl.v。
    在这里插入图片描述

  2. 双击design_system_wrapper 可以弹出一个IP工程的verilog文件，我们把这个文件的端口例化到soc_axi_ctrl.v。
    在这里插入图片描述

  3. 创建一个RAM Block，用来验证AXI的读写。
    在这里插入图片描述
    先选择类型为AXI4
    在这里插入图片描述
    进入AXI4的配置栏，类型选择AXI4 Lite，可以重命名，axi_ram_blk。点击OK后，弹出的窗口都默认选项，系统会执行编译，点击yes/OK就行。
    在这里插入图片描述
    Sources 里面多了一栏“IP”，找到后缀为veo的文件，这里面有我们需要的端口例化，拷贝上面创建的soc_axi_ctrl.v文件里。

最终代码

`timescale 1ns / 1ps
//
// Company: 
// Engineer: malcolm_119
// 
// Create Date: 2020/09/11 11:26:11
// Design Name: 
// Module Name: soc_axi_ctl
// Project Name: 
// Target Devices: xc7z030ffg-2
// Tool Versions: Vivado 2015.5
// Description: 
// 
// Dependencies: 
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
//


module soc_axi_ctl_top(
    inout [14:0]      DDR_addr,
    inout [ 2:0]      DDR_ba,
    inout             DDR_cas_n,
    inout             DDR_ck_n,
    inout             DDR_ck_p,
    inout             DDR_cke,
    inout             DDR_cs_n,
    inout [ 3:0]      DDR_dm,
    inout [31:0]      DDR_dq,
    inout [ 3:0]      DDR_dqs_n,
    inout [ 3:0]      DDR_dqs_p,
    inout             DDR_odt,
    inout             DDR_ras_n,
    inout             DDR_reset_n,
    inout             DDR_we_n,
    inout             FIXED_IO_ddr_vrn,
    inout             FIXED_IO_ddr_vrp,
    inout [53:0]      FIXED_IO_mio,
    inout             FIXED_IO_ps_clk,
    inout             FIXED_IO_ps_porb,
    inout             FIXED_IO_ps_srstb,
    
    output [3:0]      led
    );
    
    wire fclk;
    wire rstn;
             
    wire [31 : 0]    s_axi_awaddr;           
    wire             s_axi_awvalid;           
    wire             s_axi_awready;           
    wire [31 : 0]    s_axi_wdata;           
    wire [3 : 0]     s_axi_wstrb;           
    wire             s_axi_wvalid;           
    wire             s_axi_wready;           
    wire [1 : 0]     s_axi_bresp;           
    wire             s_axi_bvalid;           
    wire             s_axi_bready;           
    wire [31 : 0]    s_axi_araddr;           
    wire             s_axi_arvalid;           
    wire             s_axi_arready;           
    wire [31 : 0]    s_axi_rdata;           
    wire [1 : 0]     s_axi_rresp;           
    wire             s_axi_rvalid;           
    wire             s_axi_rready;           

    
    design_system_wrapper design_system_wrapper(
    .DDR_addr                    (  DDR_addr              ),//  inout [14:0]DDR_addr;                                                    
    .DDR_ba                      (  DDR_ba                ),//  inout [2:0]DDR_ba;                                                       
    .DDR_cas_n                   (  DDR_cas_n             ),//  inout DDR_cas_n;                                                         
    .DDR_ck_n                    (  DDR_ck_n              ),//  inout DDR_ck_n;                                                          
    .DDR_ck_p                    (  DDR_ck_p              ),//  inout DDR_ck_p;                                                          
    .DDR_cke                     (  DDR_cke               ),//  inout DDR_cke;                                                           
    .DDR_cs_n                    (  DDR_cs_n              ),//  inout DDR_cs_n;                                                          
    .DDR_dm                      (  DDR_dm                ),//  inout [3:0]DDR_dm;                                                       
    .DDR_dq                      (  DDR_dq                ),//  inout [31:0]DDR_dq;                                                      
    .DDR_dqs_n                   (  DDR_dqs_n             ),//  inout [3:0]DDR_dqs_n;                                                    
    .DDR_dqs_p                   (  DDR_dqs_p             ),//  inout [3:0]DDR_dqs_p;                                                    
    .DDR_odt                     (  DDR_odt               ),//  inout DDR_odt;                                                           
    .DDR_ras_n                   (  DDR_ras_n             ),//  inout DDR_ras_n;                                                         
    .DDR_reset_n                 (  DDR_reset_n           ),//  inout DDR_reset_n;                                                       
    .DDR_we_n                    (  DDR_we_n              ),//  inout DDR_we_n;                                                          
    .FIXED_IO_ddr_vrn            (  FIXED_IO_ddr_vrn      ),//  inout FIXED_IO_ddr_vrn;                                                  
    .FIXED_IO_ddr_vrp            (  FIXED_IO_ddr_vrp      ),//  inout FIXED_IO_ddr_vrp;                                                  
    .FIXED_IO_mio                (  FIXED_IO_mio          ),//  inout [53:0]FIXED_IO_mio;                                                
    .FIXED_IO_ps_clk             (  FIXED_IO_ps_clk       ),//  inout FIXED_IO_ps_clk;                                                   
    .FIXED_IO_ps_porb            (  FIXED_IO_ps_porb      ),//  inout FIXED_IO_ps_porb;                                                  
    .FIXED_IO_ps_srstb           (  FIXED_IO_ps_srstb     ),//  inout FIXED_IO_ps_srstb;                                                 
    .axi_lite_ram_araddr         (  s_axi_araddr          ),//  output [31:0]axi_lite_ram_araddr;                                        
    .axi_lite_ram_arprot         (                        ),//  output [2:0]axi_lite_ram_arprot;                                         
    .axi_lite_ram_arready        (  s_axi_arready         ),//  input [0:0]axi_lite_ram_arready;                                         
    .axi_lite_ram_arvalid        (  s_axi_arvalid         ),//  output [0:0]axi_lite_ram_arvalid;                                        
    .axi_lite_ram_awaddr         (  s_axi_awaddr          ),//  output [31:0]axi_lite_ram_awaddr;                                        
    .axi_lite_ram_awprot         (                        ),//  output [2:0]axi_lite_ram_awprot;                                         
    .axi_lite_ram_awready        (  s_axi_awready         ),//  input [0:0]axi_lite_ram_awready;                                         
    .axi_lite_ram_awvalid        (  s_axi_awvalid         ),//  output [0:0]axi_lite_ram_awvalid;                                        
    .axi_lite_ram_bready         (  s_axi_bready          ),//  output [0:0]axi_lite_ram_bready;                                         
    .axi_lite_ram_bresp          (  s_axi_bresp           ),//  input [1:0]axi_lite_ram_bresp;                                           
    .axi_lite_ram_bvalid         (  s_axi_bvalid          ),//  input [0:0]axi_lite_ram_bvalid;                                          
    .axi_lite_ram_rdata          (  s_axi_rdata           ),//  input [31:0]axi_lite_ram_rdata;                                          
    .axi_lite_ram_rready         (  s_axi_rready          ),//  output [0:0]axi_lite_ram_rready;                                         
    .axi_lite_ram_rresp          (  s_axi_rresp           ),//  input [1:0]axi_lite_ram_rresp;                                           
    .axi_lite_ram_rvalid         (  s_axi_rvalid          ),//  input [0:0]axi_lite_ram_rvalid;                                          
    .axi_lite_ram_wdata          (  s_axi_wdata           ),//  output [31:0]axi_lite_ram_wdata;                                         
    .axi_lite_ram_wready         (  s_axi_wready          ),//  input [0:0]axi_lite_ram_wready;                                          
    .axi_lite_ram_wstrb          (  s_axi_wstrb           ),//  output [3:0]axi_lite_ram_wstrb;                                          
    .axi_lite_ram_wvalid         (  s_axi_wvalid          ),//  output [0:0]axi_lite_ram_wvalid;                                         
    .axi_fclk                        (  fclk                  ),//  output fclk;                                                             
    .gpo                         (  led                   ),//  output [3:0]gpo;                                                         
    .ext_rst                        (  rstn                  ) //  output [0:0]rstn;                                                        
    );
   
    axi_ram_blk axi_ram_blk (
        .s_aclk                (  fclk           ),// input  wire s_aclk                          
        .s_aresetn             (  rstn           ),// input  wire s_aresetn                          
        .s_axi_awaddr          (  s_axi_awaddr   ),// input  wire [31 : 0] s_axi_awaddr                 
        .s_axi_awvalid         (  s_axi_awvalid  ),// input  wire s_axi_awvalid                          
        .s_axi_awready         (  s_axi_awready  ),// output wire s_axi_awready                         
        .s_axi_wdata           (  s_axi_wdata    ),// input  wire [31 : 0] s_axi_wdata                 
        .s_axi_wstrb           (  s_axi_wstrb    ),// input  wire [3 : 0] s_axi_wstrb                  
        .s_axi_wvalid          (  s_axi_wvalid   ),// input  wire s_axi_wvalid                          
        .s_axi_wready          (  s_axi_wready   ),// output wire s_axi_wready                         
        .s_axi_bresp           (  s_axi_bresp    ),// output wire [1 : 0] s_axi_bresp                 
        .s_axi_bvalid          (  s_axi_bvalid   ),// output wire s_axi_bvalid                         
        .s_axi_bready          (  s_axi_bready   ),// input  wire s_axi_bready                          
        .s_axi_araddr          (  s_axi_araddr   ),// input  wire [31 : 0] s_axi_araddr                 
        .s_axi_arvalid         (  s_axi_arvalid  ),// input  wire s_axi_arvalid                          
        .s_axi_arready         (  s_axi_arready  ),// output wire s_axi_arready                         
        .s_axi_rdata           (  s_axi_rdata    ),// output wire [31 : 0] s_axi_rdata                
        .s_axi_rresp           (  s_axi_rresp    ),// output wire [1 : 0] s_axi_rresp                 
        .s_axi_rvalid          (  s_axi_rvalid   ),// output wire s_axi_rvalid                         
        .s_axi_rready          (  s_axi_rready   ) // input  wire s_axi_rready                          
    );
    
    
endmodule
  1. 添加管脚约束文件，constrain 上面点击右键，选择Add Sources
    在这里插入图片描述
    在这里插入图片描述
#led
set_property PACKAGE_PIN W17  [get_ports {led[0]}]
set_property PACKAGE_PIN W15  [get_ports {led[1]}]
set_property PACKAGE_PIN W14  [get_ports {led[2]}]
set_property PACKAGE_PIN W16  [get_ports {led[3]}]
set_property IOSTANDARD LVCMOS33 [get_ports {led[0]}]
set_property IOSTANDARD LVCMOS33 [get_ports {led[1]}]
set_property IOSTANDARD LVCMOS33 [get_ports {led[2]}]
set_property IOSTANDARD LVCMOS33 [get_ports {led[3]}]
  1. 编译
    在这里插入图片描述
    编译过程有点长，我们可以查看一些编译状态
    在这里插入图片描述

====================================

  1. 信息导入到SDK环境

File–Export–Export Hardware，然后弹出下面窗口
在这里插入图片描述
继续 File–Launch SDK
19. 进入SDK后，执行File–New–Application
输入工程名称，next里选择空白工程。
建好后，src上右键，新建一个c文件
在这里插入图片描述
文件名必须带.c后缀。
在这里插入图片描述

/*
 * led_ram.c
 *
 *  Created on: 2020年9月11日
 *      Author: malcolm_119
 */

#include "xparameters.h"
#include "xil_io.h"

#define TRI    0x00000004
#define DATA   0x00000000

#define GPIO_BASE_ADDR  XPAR_AXI_GPIO_0_BASEADDR
#define RAM_BASE_ADDR   XPAR_AXI_LITE_RAM_BASEADDR

int main()
{
	u8 data=0x11;
	u8 data_temp;
	u32 receive;
	volatile int Delay;
	u8 data_cnt;
	u32 receive_data[32];

	Xil_Out32(GPIO_BASE_ADDR+TRI,0x0);

	receive = Xil_In32(GPIO_BASE_ADDR+DATA);

	receive = receive & 0xFFFFFF00;

	receive = receive | data;

	Xil_Out32(GPIO_BASE_ADDR+DATA,receive);


	while(1)
	{
		for(Delay=0;Delay<100000;Delay++);
		receive = Xil_In32(GPIO_BASE_ADDR+DATA);

		data_temp = data>>7;
		data = (data<<1) | data_temp;

		receive = receive & 0xFFFFFF00;

		receive = receive | data;

		Xil_Out32(GPIO_BASE_ADDR+DATA,receive);

        for(data_cnt=0;data_cnt<32;data_cnt++)
        	Xil_Out32(RAM_BASE_ADDR + data_cnt*4,data_cnt);


        for(data_cnt=0;data_cnt<32;data_cnt++)
        	receive_data[data_cnt] = Xil_In32(RAM_BASE_ADDR + data_cnt*4);
	}

    return 0;
}

代码编写完成后，下板卡上电，烧写文件，便于后面在线debug
在这里插入图片描述
调出调试窗口
在这里插入图片描述
按F8执行程序，可以看到一些寄存器运行的结果。
在这里插入图片描述
同时，vivado里通过vio以及ila工具监测运行
在这里插入图片描述
把端口添加进来
在这里插入图片描述
可以看到IO的值在循环跳变。
在这里插入图片描述

接下来看一下ILA

在这里插入图片描述
按住ctrl，添加多个信号
在这里插入图片描述
设置监测条件
在这里插入图片描述
设置监测长度
在这里插入图片描述
点击运行
在这里插入图片描述

ZYNQ开发系列——使用AXI4LITE接口进行PS和PL交互
gzy0506的博客
04-04 8508
提示：文章写完后，目录可以自动生成，如何生成可参考右边的帮助文档 ZYNQ开发系列——使用AXI4LITE接口进行PS和PL交互前言PS端AXI接口AXI4LITE slave模块的设计 前言 前面我们讲到使用AXI4LITE来作为总线接口来实现PS和PL的交互。同时我们为了支持《从零开始研发GPS接收机连载系列》博文的内容，将PS端的内容与我的ZYNQ7030+AD9363硬件平台进行同步。 PS端AXI接口 在ZYNQ7030+AD9363平台中，PS端也是规划为使用AXI4LITE总线与PL进行.
ZYNQ PS与PL通过AXI-LITE连接，在Linux下直接读写PL的物理地址，实现PS与PL的交互
qq_36365231的博客
01-08 3059
ZYNQ开发，如果PL与PS的交互方式仅为AXI-Lite总线的话，在Linux下可以通过直接访问PL的寄存器物理地址来实现PS-PL的数据交互。测试代码的PC开发平台为Ubuntu18.04，QT5。ZYNQ为7020，并移植了Linux系统和Ubuntu16.04的最小系统。
ZYNQ笔记（四）：AXI GPIO
最新发布
2303_76814451的博客
04-10 1443
zynq学习笔记
【ZYNQ】PS和PL数据交互丨AXI总线（主机模块RTL代码实现）
电子德彪西的博客
04-18 6591
AXI总线是ARM公司提出的片内高速总线协议，具有读写通道分离、高带宽、高可靠性、底延迟等特点。本文尝试分析AXI总线的应用场景和时序特点，并以一种情况为例用RTL代码实现了AXI4总线接口协议 。
AXI总线技术简介——ZYNQ PS和PL的互联技术
BIGMAC的博客
11-02 5934
AXI总线技术简介——ZYNQ PS和PL的互联技术1.AXI总线介绍2.AXI协议通道介绍3.ZYNQ芯片内部的AXI总线4.常用AXI接口IP介绍5. 多个AXI接口互联交互 1.AXI总线介绍 AXI全称Advanced Extensible Interface，是Xilinx从6系列的FPGA开始引入的一个接口协议，主要描述了主设备和从设备之间的数据传输方式。AXI协议在Xilinx的ZYNQ系列芯片中继续使用，协议版本是AXI4。 ZYNQ为Xilinx推出的首款将高性能ARM Cortex-A9
ZYNQ-PS与PL交互(AXI_LITE)
weixin_46046124的博客
03-03 1025
两种设计，一种由PS通过AXI_LITE将数据放入PL端的BRAM中，但后读出。另外一种PS端通过AXI_LITE将数据直接写入到PL端。
ZYNQ 之PS 和PL 互联技术之AXI
weiweiliulu的专栏
06-29 1802
1. ZYNQ 概述 2. AXI 概述 AXI (Advanced eXtensible Interface)是xilinx 从6系列fpga开始引入的一个接口协议，主要描述了主设备和从设备之间的数据传输方式。主设备和从设备之间通过握手信号建立连接。当从设备准备好接收数据时，会发出ready信号。当主设备的数据准备好时，会发出和维持VALID信号，表示数据有效。数据只有在valid 和ready信号都有效的时候才开始传输。 在zynq中，支持AXI-LITE，AXI4 和AXI S...
FPGA - 基于自定义AXI FULL总线的PS和PL交互
博客
04-20 1962
在这里，实现了基于Axi_full的PS和PL交互，详细介绍了AXI_GP、AXI_HP和AXI_ACP接口。t=N7T8t=N7T8FPGA - ZYNQ 基于EMIO的PS和PL交互https://blog.csdn.net/weixin_46897065/article/details/137865852?
基于AXI-Lite实现PS-PL通信
DoReM12的博客
09-29 944
zynq实验，通过AXI-Lite实现PS与PL区之间的简单读写功能，其中PS端作为主机，PL端作为从机。PS向PL发送控制指令，以控制PS区LED呼吸灯的频率，利用PL的按键，PS读取从PL端的数据
ZYNQ中AXI4-Lite实现PS与PL通信
zhujiyong1997的博客
11-24 4652
ZYNQ中PS与PL使用AXI4-Lite接口通信，PS端为master，PL端为slave，通过读写寄存器完成数据通信。
ZYNQ第六章-PS与PL数据交互第一篇
m0_56222647的博客
03-27 7069
写代码的时候需要注意一点，在平时我们使用BRAM时候，如果位宽为32，那么地址加一时候的单位是以4字节为单位，但是在BD里面通过AXI BRAM CTRL去控制BRAM的时候，地址加一对应的是一个byte数据，我们位宽为32，那么写一个数据，地址就应该加32/8，也就是4。读完数据延时5ms后PS端在BRAM地址40-79当中写入40byte数据，一次写入32bit，所以地址一次加4.PL端在BRAM地址0-39写入十个从0开始的递增数据，然后让PS端去读。
第6章＞＞实验9：PS(ARM)端与PL端FPGA之间（通过DMA进行通信和交互）-《LabVIEW ZYNQ FPGA宝典》
qq_40694786的博客
08-10 1458
本节实验没有用到其他外设，只需要正点原子领航者ZYNQ开发板，Xilinx JTAG下载器和一根千兆网线即可。其中，Xilinx JTAG下载器可以用来在线观察ZYNQ芯片PL端的FPGA VI前面板实际运行效果也可以动态修改前面板上的控件数值，减少因频繁编译而浪费的时间。网线是用来将上位机编写好的ZYNQ PS（ARM）端Linux RT程序通过网络方式部署下载到ZYNQ PS端ARM里面去运行。
ZYNQ--PS和PL端进行数据交互
weixin_45045906的博客
11-28 1241
ps和pl数据交互
(zedboard)Ps与pl之间的连接axi_gp,axi_hp,axi_acp
热门推荐
wejoncy的专栏
01-04 1万+
其实就是ps与pl之间的通信方式啦， 总共有9个接口， 4个axi_gp，其中，ps作为主设备2个，从设备两个。这个接口什么都能接，也就是说没什么特点，传输速度也不怎么样。   4个axi_hp，ps都作为从设备，可能是因为这个高速传输接口，觉得没别要让ps当主设备， 没意思，ps太慢了。Pl说什么，照着做就好了，axi_hp连接到DDR控制器。是为了方便pl与内存的数据交流，当然也连接
第6章＞＞实验8：PS(ARM)端Linux RT与PL端FPGA之间（通过FIFO队列进行通信和交互）-《LabVIEW ZYNQ FPGA宝典》
qq_40694786的博客
08-06 1298
我们总结一下本节实验学到的内容和需要注意的事项。本节实验我们通过FIFO通道实现了ZYNQ芯片内部PL端FPGA部分与PS（ARM）端Linux RT程序之间的数组通信和交互，与前面第五章开发过程类似，程序本身比较简单。但是由于涉及到利用LabVIEW同时开发ZYNQ里面的PL端与PS端部分，对于初学者来说，里面的每个步骤和操作过程都要熟练掌握，虽然都是一些基础知识，但是熟能生巧，后续实验会越来越复杂，功能越来越多，希望大家都能轻松学会掌握。
通过AXI4-Lite总线，实现PL和PS数据交互
qq_61486136的博客
01-17 2498
2，选择具有AXI4接口，并取名，确定保存位置3，接口类型----Lite，接口模式----Slave，位宽32bit，之后Edit IP，Finish。
zynq入门系列（1）AXI_Lite总线使用方法—上（PS PL通过BRAM双工通信）
jiuxi233的博客
10-27 4510
（一）引言 第一次写博客，算是记录一下2021年开始zynq和fpga方向入门学习的东西吧，算是督促自己学习。 为什么突然想起写博客，在学习过程中，所有店铺的教程的pdf，都讲了如何去使用搭建一个例程，有部分关键信息没有给讲解。比如正点原子zynq 教程 sdk篇 bram的工程，对初学者最重要的其实是AXI_Lite总线的使用，但是官方并没有过多的讲这部分的原理，我们只是按照教程复制黏贴，回过头来在恍然发现错过了非常重要的东西，我想写的第一个就是bra...
Vivado HLS IP-XACT快速创建AXI总线IP（PWM）z
vivid
11-22 3894
转于http://comm.chinaaet.com/adi/blogdetail/36154.html Vivado HLS IP-XACT快速创建AXI总线IP（PWM） 1、摘要 该笔记主要是利用HLS设计PWM算法IP核，借助IP-XACT快速创建基于AXI总线的IP核的心得。 2、目标 1）设计PWM IP 2）了解如何使用HLS创建AXI总线IP 之前设计了一个简
zynq开发系列6：创建AXI IP实现PS对PL的数据配置（步骤一）
Never Give Up
04-07 1231
在Vivado开始界面选择Manage IP，新建一个名为custom_ip的文件夹专门存放IP核 新建一个IP，Tools 下打开 Create and Package New IP 在 IP Catalog 下可以看见很多官方IP，User Repository下才是自己的IP，我之前跟着视频做了一遍，直接用得别人呼吸灯的代码但是因为按键复位高电平和别人板子不一样没办法运行，懒得直接修改原先IP再更新到工程里，就直接新建一个IP看能否成功。下面有些图中名字为breathe_led_ip，不要惊慌，.
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