modelsim与modelsim_altera使用的一些区别

 今天在师兄那里听说，modelsim仿真和modelsim_altera仿真时有些区别的，我所遇到的区别是：

1.modelsim能够对verilog和vhdl的混合编程进行仿真，而modelsim_altera只能进行单一语言（verilog或者vhdl）进行仿真

2.modelsim的ip核需要在第一次使用时需要进行预编译，而modelsim_altera则不需要对ip核库进行编译（因为内部已经编译好的）

预编译的步骤：

tools——>launch EDA simulation library compiler，如下图

 tool name：第三方仿真工具，Executable location:所使用的第三方软件的安装路径

在Available  families选择要编译的库，

Output directory：选择的是编译后的库的存放路劲（其中alter_lib_10是自己建的文件夹）