Vivado使用系列：强制指定IP的顶层(指定Wrapper层）

在Advance下新建一个GROUP，名字无所谓，默认用Verilog Synthesis Wrapper；
修改IP File Group Properties下的：
Name为xilinx_verilogsynthesiswrapper
Env ids为verilogSource:vivado.xilinx.com:synthesis.wrapper或:vivado.xilinx.com:synthesis.wrapper
Type为verilog:synthesis_wrapper
仿真时IP的顶层：
在Advance下新建一个GROUP，名字无所谓，默认用Verilog Simulation Wrapper；
修改IP File Group Properties下的：
Name为xilinx_verilogsimulationwrapper
Env ids为verilogSource:vivado.xilinx.com:simulation.wrapper或:vivado.xilinx.com:simulation.wrapper
Type为verilog:simulation_wrapper
然后将作为顶层的_v.ttcl(必须用module <=: ComponentName :> 定义moudule名)添加到这两个Group下；Vhdl同理