vivado调试经验，存在两个顶层文件

zynq芯片在vivado环境下，很方便。由于vivado软件自己的bug，也遇到一些问题。这个存在两个顶层文件就是其中一个。

在进行综合的时候不会报错误，等到生成bit的时候无法完成。

出现两个顶层文件如下面示意图：

这个示意图是已经修改好的，出现问题时，在design_1_wrapper这一级还会有另外一个v文件，造成多个顶层文件。

解决办法是，先建立arm硬盒的系统及外围设计，generate Output Product、creat HDL wrapper，然后再添加自己的逻辑程序模块到整个工程中，这样再重新进行creat HDL wrapper。这样就保证了如上图那样的结果。