数字IC设计基本概念之时序路径

时序分析工具可以查找并分析设计中的所有时序路径（timing paths）。每条时序路径有一个起点（startpoint）和一个终点（endpoint）。

起点是设计中数据由时钟边沿触发的位置。数据通过时序路径中的组合逻辑传播，然后被另一个时钟边沿在终点捕获。

时序路径的起点是时序元件的时钟引脚或设计的输入端口。

时钟边沿在起始点触发数据。输入端口也能被视作起点，是因为输入端口是由外部源触发的。

时钟边沿在终点捕获数据。输出端口也能被视作终点，是因为输出端口是在外部捕获的。

每条路径从时序路径起点开始，经过一些组合逻辑，然后在终点被捕获：

•Path 1：从输入端口开始，到达时序元件的数据输入。

•Path 2：从时序元件的时钟引脚开始，到时序元件的数据输入。

•Path 3：从时序元件的时钟引脚开始，到输出端口结束。

•Path 4：从输入端口开始，到输出端口结束。

设计中的每条路径都有一个相应的时序slack（timing slack）。slack是一个时间值，可以是正的，零或者负的。具有最差slack的单一路径称为关键路径（critical path）。

我们可以将设计的时序路径分组，以便进行时序分析、报告和优化。例如，可以将输入到寄存器（input-to-register），寄存器到寄存器（, register-to-register）和寄存器到输出（register-to-output）路径分成三个单独的组，因为它们具有不同类型的时序约束。

 

 

典型的时序路径有4类，如下图所示，这4类路径可分为片间路径（标记①和标记③)和片内路径（标记②和标记④）。

对于所有的时序路径，我们都要明确其起点和终点，这4类时序路径的起点和终点分别如下表：