时序路径判定

 时序路径起点：input、CLK
        时序路径终点：output、D
        时序路径的判定原则：除Input->Output的时序路径外，其余时序路径只能够在两个D触发器之间，不能超过两个以上。

例子：

 
 

默认上述为同步电路，时序路径一共有七条，用不同颜色箭头标出。分别是
①Input--->Output
②Input--->D1
③CLK1--->D2
④CLK1--->D3
⑤CLK2--->D4
⑥CLK3--->D4
⑦CLK4--->Output