FPGA时序逻辑和组合逻辑的区别

在学习fpga的时序逻辑时，发现在时序逻辑中信号老是被延迟一个系统周期。在接下来的这篇论文中则详细的讲述了fpga时序逻辑和组合逻辑的区别。

本文删除了部分内容，详细内容请浏览原文。

原文链接：https://blog.csdn.net/github_33678609/article/details/53436213

数字电路根据逻辑功能的不同特点，可以分成两大类，一类叫组合逻辑电路（简称组合电路），另一类叫做时序逻辑电路（简称时序电路）。

 1．组合逻辑概念

  组合逻辑电路在逻辑功能上的特点是任意时刻的输出仅仅取决于
 该时刻的输入，与电路原来的状态无关，不涉及对信号跳变沿的处理，无存储电路，也没有反馈电路。通常可以通过真值表的形式表达出来。

 2．组合逻辑的Verilog HDL 描述

  根据组合逻辑的电路行为，可以得到两种常用的RTL 级描述方式。第一种是
 always 模块的触发事件为电平敏感信号列表；第二种就是用
 assign 关键字描述的数据流赋值语句。

  （1）always 模块的敏感表为电平敏感信号的电路

  always模块的敏感列表为所有判断条件信号和输入信号，但一定要
 注意敏感列表的完整性。在always 模块中可以使用if、case 和for 等各种RTL 关键字结构。由于赋值语句有阻塞赋值和非阻塞赋值两类，建议读者使用
 阻塞赋值语句“=”。always 模块中的信号
 必须定义为reg 型，不过最终的实现结果中并没有寄存器。这是由于在组合逻辑电路描述中，将信号定义为reg 型，只是为了满足语法要求。

  （2）assign语句描述的电路

  利用条件符“?”可以描述一些相对简单的组合逻辑电路，信号只能
 被定义为wire型。当组合逻辑比较复杂时，需要很多条assign语句或者多重嵌套“?”，使得代码可读性极差，因此此时推荐第一种组合逻辑建模方式。

 3．组合逻辑电路的注意事项

  （1）敏感信号列表

  在组合逻辑设计中，读者必须重点对待敏感信号列表。敏感信号列表出现在always块中，其典型行为级的含义为：只要敏感信号列表内的信号发生电平变化，则always模块中的语句就执行一次，因此设计人员必须将所有的输入信号和条件判断信号都列在信号列表中。
 
 不完整的信号列表会造成不同的仿真和综合结果，因此需要保证敏感信号的完备性。如果缺少信号，则无法触发和该信号相关的仿真进程，也就得不到正确的仿真结果。如果设计人员在设计中，认为列举信号麻烦，则采用下面的语句:
 always@(*).此时，综合工具和仿真工具会自动将所有的敏感信号自动加入敏感信号列表。

  （2）不要在组合逻辑中引入环路

  在组合逻辑中引入环路会导致电路产生振荡、毛刺以及冲突等问题，从而降低设计的稳定性和可靠性，因此要彻底避免环路。

  之所以称逻辑环路是一种高风险设计，其原因如下：

  首先，环回逻辑的延时完全依靠组合逻辑门延迟和布线延迟。一旦这些传播时延有所变化，则环路的整体逻辑将彻底失效。

  其次，环路的时序分析是个死循环过程。目前的EDA 开发工具为了计算环路的时序逻辑都会主动割断时序路径，引入许多不确定的因素。
 

 1 . 时序逻辑概念

  时序逻辑是Verilog HDL 设计中另一类重要应用。从电路特征上看来，其特点为任意时刻的输出不仅取决于该时刻的输入，而且还和电路原来的状态有关。电路里面有存储元件（各类触发器，在FPGA 芯片结构中只有D 触发器）用于记忆信息，如图8-7 所示。从电路行为上讲，不管输入如何变化，仅当时钟的沿（上升沿或下降沿）到达时（这就是信号在时序逻辑中延迟一个时钟周期的根本原因），才有可能使输出发生变化。

  （1）在描述时序电路的always块中的reg型信号都会被综合成寄存器，这是和组合逻辑电路所不同的。

  （2）时序逻辑中推荐使用非阻塞赋值“<=”。

  （3）时序逻辑的敏感信号列表只需要加入所用的时钟触发沿即可，其余所有的输入和条件判断信号都不用加入，这是因为时序逻辑是通过时钟信号的跳变沿来控制的。