数字电路基础与Quartus II入门

一、学习任务

1.在 Quartus-II 中自己用门电路设计一个D触发器，并进行仿真，时序波形验证；
2.在 Quartus-II 中直接调用一个D触发器电路，进行仿真，时序波形验证，与2做比较；
3.在 Quartus-II用Verilog语言写一个D触发器，进行仿真验证，与3做比较；

二、学习内容

1.Quartus-II输入原理图及时序仿真

1.1 创建工程

File->New Project Wizard

填写工程名称

选择芯片系列及类型

原理图输入，不选择

创建工程完成

1.2.创建方框文件

file-new

Block Diagram/Schematic File

首先点击上面箭头处，然后选择nand2，二个输入的与非门，依次添加四个and2和一个非门not


选择连线工具

连接如图

1.3.编译原理图文件

rtl viewer，查看硬件电路图

如图

1.4.创建vwm格式波形文件

选择vwf

选择Edit->Insert->Insert Node or Bus

添加Node or Bus
添加效果

编辑输入Clk，产生时钟信号，鼠标选择D，Q信号Q_n,，进行编辑

1.5.时序波形仿真

2.Quartus-II调用D触发器及时序仿真

2.1.创建方框文件

调用D触发器

连线效果

2.2.编译原理图文件

硬件电路图

2.3.创建vwm格式波形文件及时序仿真

编辑好的波形

功能仿真

时序仿真

3.Quartus-II用Verilog语言实现D触发器及时序仿真

3.1.编写Verilog文件

file-new-Verilog HDL File

添加以下代码，保存并编译

module no3(d,clk,q);
    input d;
    input clk;
    output q;
    reg q;
    always @ (posedge clk)
    begin
        q <= d;
    end
endmodule

3.2.电路图

3.3.测试代码

`timescale 1ns / 1ns
module no3_tb;
    reg clk,d;
    wire q;
    no3 u1(.d(d),.clk(clk),.q(q));

    initial
    begin
        clk = 1;
        d <= 0;
        forever
        begin
            #60 d <= 1; 
            #22 d <= 0;
            #2  d <= 1;
            #2  d <= 0;
            #16 d <= 0;
        end
    end

    always #20 clk <= ~clk;//半周期为20ns,全周期为40ns的一个信号
endmodule

3.4.仿真结果

三、参考资料

Quartus II自带仿真工具的使用
通过仿真和综合认识D触发器（Verilog HDL语言描述D触发器）