根据Verilog状态机画门级电路 第一次写博客,还不太熟悉工具的使用,记录一下自己的学习过程。账号还是几年前为了下载文档注册的,胡乱的起了个名字,发现名字改不了,呵呵。 工具会将状态机综合成什么?以前写Verilog的时候没想过这些,列举一个简单的状态机以及对应的Verilog,如下图所示。D触发器输出端是当前状态,输入端是下一个状态。 数电书上有同步时序电路的详细讲解,解题步骤是画状态表、卡诺图化简、得到激励方程和输出方程、画出逻辑图。个人认为这个方法得到的电路是最精简的,自己用这种方法试过,发现比依照Verilog画的电路用的器件少。