systemverilog define用法

SV宏定义在仿真验证的时候常用到，做个记录

1、define ``字符串传递

Macro usage ↓

Actual code the macro replaces ↓

2.传递的字符串打印

\" 用来将参数替换为转义序列：格式化打印时用的到

`define data_to_reg(ARG1, ARG2)\
    $display(`"Reg Name : `\`"ARG1`\`", value : %0h`", ARG1);
或者去掉\"也可以，效果一样
    $display(`"Reg Name : "ARG1", value : %0h`", ARG1);

reg_a作为变量传进来，如下
`data_to_reg(reg_a, data_a)
//$display(`"Reg Name : \"reg_a\", value : %0h`", ARG1); 
//显示为"Reg Name : "reg_a", value : `hXYZ);

以上内容摘自：
https://blog.csdn.net/majingjaor/article/details/104555074/
https://www.cnblogs.com/littleMa/p/12579327.html