【原创】高速电路设计实践学习笔记-第8章（1）

说明：

本章“完整性”包含的内容：信号完整性，电源完整性，EMC,防护，热设计，结构，易测试性

一、经典案例

1、现象：CLK信号走线旁边有多个过孔，相邻参考层内存在过孔的隔离盘，导致CLK信号回流路径变长，出现振铃现象。

2、经验：

PCB布线完成后，除检查关键信号同一层内的干扰外，还要同时打开关键信号相邻参考层，查看信号回流路径是否完整（回流路径应完整，靠近打过孔、跨分割区都会造成回流不畅）、相邻层是否有与高速信号长距离平行的信号线（有的话要修改啦！）

3、隔离盘妙用：在BGA下方如果出现因为间距不够而导致走线变细的情况，由于线宽变化，会导致信号阻抗变化，影响信号完整性。若在参考平面上与相应走线对应的区域，故意设置隔离盘，可以起到保持整段走线阻抗基本不变的效果。（不是很明白?）

二、叠层结构与阻抗计算

1、要配合使用core和PP进行叠层设计

2、core与PP区别：core两层铜中间为固态材料，因此core的两个相邻表层进行阻抗控制时更稳定；PP为半固态树脂材料，比core略软，PP两侧的相邻层如果控制阻抗，比core要难，因为参考层间距可能会变啊~（敲黑板：关键阻抗控制线要在core的两个表层，尽量不要选跨PP的层为阻抗控制参考层）

3、叠层结构设计的先决条件：

• 总层数：布线密度评估确定信号线层数+电源种类和隔离要求确定电源/地层数
• 板厚：对于需要插入导轨的单板，一般14层以下1.6mm，16层以上2.0mm，板厚超过预定厚度时可以采用板边铣薄操作（铣薄区不能走线）
• 信号阻抗目标值：一般单端50Ω，差分100Ω。
• 板材Er选择考虑

（1）相对介电常数 Er：  FR4的Er 一般3.5~4.5， 高速板一般选3.5~3.8的板材 。Er越低，高频信号损耗越小。注意Er值岁频率变化略有变化的。

（2）板材损耗正切角tanδ：tanδ  越小，信号损耗越小。注意tanδ是不随频率变化的。 

高速电路中，应尽量选用 Er和tanδ都较小的板材，但是成本会上涨，小心老板扣工资！         

4、叠层结构设计目标：

（1）得到信号层、电源层、地层的排列顺序：

• 电源、地层应相邻且靠近，电地耦合好，可有效减少电地之间的阻抗
• 信号层以完整的地作为参考层，信号完整性最好，高速设计中适合布既存在高速又关键的信号线。
• 信号层以完整的电源作为参考平面，信号完整性也较好；信号层若以多电源分割的电源层为参考层，不完整参考平面会导致信号回流不畅，影响信号完整性
• 两层信号层相邻，信号会互相干扰，完整性差‘
• 一般要求PCB层叠结构对称

（2）得到信号层、电源层、地层及填充层的厚度

• 一般信号层和参考层之间的距离固定不可调，但是可以通过调整电源和地层之间的厚度来满足最终 板厚要求
• 对于需要多次分割的电源层，由于比较零碎，因此应尽量与完整的地平面相邻。

（3）得到单端信号的线宽、差分信号的线宽/间距                                                                                                          

• 表层尽量只考虑单端信号，不考虑差分信号布设。
• 表层一般用来布设阻抗控制要求不高的线
• 表层阻抗控制比内层难(为啥呢？因为表层信号位于空气和FR4这两种介质之间，空气的相对介电常数略大于1，FR4设计时介电常数为3.几~4.几，即表层信号所处的介电常数位于1和FR4之间，这个值不好确定的.理论计算选择的4.几，与理论环境有偏差，因此由此计算的结果也会有偏差，所以表层阻抗不好控制）
• 表层在高速电路设计中，一般不做长距离走线，只作为器件引脚引出以后的扇出，然后就要马上加过孔进入内层阻抗控制较好的层进行阻抗控制
• 如果内层要进行阻抗控制，信号层与其主要参考层最好位于同一core的两面（前面已经讲过原因了~）