记录HK笔试（数字逻辑岗位）

本博客是用于自己学习总结，禁止转载。
有错误欢迎私聊指出，共同进步。

一、单选题

1、静态验证是常见的一种验证方法，他的本省不需要仿真，波形激励，验证人员通过工具的辅助即可发现设计中存在的问题。静态验证的常见方法描述错误的有（D）
A、语义检查
B、形式验证
C、效果检查
D、语法检查
E、跨时钟域检查

逻辑性检查：用于比较两个设计描述之间的逻辑等价性。
时序约束检查：用于检查设计中的时序约束是否满足。
电路规则检查：用于检查设计是否符合制造工艺的物理规则和限制。（连线规则，间距规则，引脚等）
功耗分析：用于评估设计在攻防方面的性能。（以便功耗优化金额管理）
模拟仿真：通过执行设计的行为模型来验证设计的功能和时序性。可以模拟电路的输入输出行为。
格式化验证：通过对设计的规范和属性进行推理和分析，来验证设计的正确性。可以验证逻辑功能，时序关系，安全性等方面。

语法检查主要用于验证代码或设计的语法是否符合规定的语法规则，在验证设计的过程中发挥着重要的作用，但是更倾向于在开发过程中编码阶段使用，以确保代码正确性。

静态验证更侧重于分析设计本身的结构，语义和行为，以发现设计中的功能性错误，时序问题等等。

2、在包含32bitCPU和128bit数据位宽AXI总线的SOC中，如果CPU往0x1002写入数据0xff，此时AXI总线在传输该次写入数据时，WDATA[127:0]信号和WSTOBE[15:0]信号的值可能是多少？（D）
A、0xdd00, 0x3c
B、0xff0000, 0xf0
C、0xff00000000, 0xf00
D、0xff, 0xf

在AXI（Advanced eXtensible Interface）总线协议中，WSTROBE（Write Strobe）信号用于指示写入数据的有效性。它与WDATA信号一起使用，以确定每个字节（8位）数据的有效性。
例如，在一个包含32位CPU和128位数据位宽的AXI总线系统中，WSTROBE[15:0]信号对应于128位数据位宽的写入操作。其中，WSTROBE[15:0]的每一位与对应的字节数据位相关联。
对于WSTROBE[15:0]信号的值，每个位的含义如下：
如果某一位为1，表示对应的字节数据是有效的。
如果某一位为0，表示对应的字节数据是无效的。
故wdata位0xff时，wstobe为0xf。

3、十进制数+127，-127的8-bit有符号数二进制补码表示为（A）
A、8’b01111111, 8’b10000001
B、8’b10000001, 8’b10000001
C、8’b10000001, 8’b01111111
D、8’b01111111, 8’b01111111

+127：01111111
-127：127的二进制表示为01111111，按位取反：10000000，取反结果+1：10000001

4、下列哪种操作符是Verilog HDL所不支持的
A、&&
B、||
C、**
D、//

&&：逻辑与
||：逻辑或
**：指数

//：注释符号，不是操作符

6、下面Verilog代码段中，无法被综合为组合逻辑的是（B）

A、	
always@(*)begin
	if (sel)
		out = 0;
	else
		out =1;
end

B、 assign out=|in;

C、
always@(*)
begin
	if (enable)
		out = ~in;
end

D、
always@(*)
begin
	out = ~in;
end

B中“|”表示位运算，不单适用于单个输入信号。

7、某数据选择模块为纯组合逻辑实现，接口如下

module dat_sel
(
 input[8*3-1:0] sel;
 input[8*8-1:0] din;
 output wire [8*8-1:0] dout;
);

有8个8bit输入，8个8bit输出，请问仅考虑数据MUX逻辑的话，需要消耗__个1bit的8选1逻辑。如果级联两级该模块，请问仅考虑数据MUX逻辑的话，最少需要消耗__个1bit的8选1逻辑（C）
A、64, 128
B、8，16
C、64，64
D、512, 1024

对于每个8bit输入，都需要一个8选1的MUX来选择其中一个bit作为输出的对应位，因此每个8bit的输入都需要8个1bit的8选1逻辑。所以8个8bit需要8*8=64个。
在第一级的模块中，需要使用64个1bit的8选1逻辑来选择每个输入位的输出。每个输入位将成为第二级模块的输入。在第二级的模块中，需要再次使用64个8bit的8选1逻辑来选择每个输入为的输出。两级级联的情况下也是需要64个。

8、有一个FIFO设计，输入时钟200 MHz，输出时钟160 MHZ，输入的数据模式是固定的，其中500个时钟中有400个时钟会传输连续数据，另100个空闲；输出连续；请问为避免FIFO溢出或反压前级，其需要的最小深度是多少(B)
A、80
B、160
C、100
D、40

不是很确定

9、验证结束的衡量标准描述错误的是?（C）
A、覆盖率达到100%
B、多轮随机测试完成
C、RTL开发完成
D、缺陷曲线收敛

RTL开发完成只是设计阶段的一个里程碑，表示硬件设计的高级语言描述已经完成

10、阈值电压V_th是指MOS管沟道由截止到导通时，V_gs需要达到的电压。理想情况下，在V_gs达到V_th时，MOS管导通；在V_gs未达到V_th时，MOS管关断。但是真实情况下，MOS管工作时并不是只有理想的导通和关断两种状态，在V gs的电压未达到V_th时，MOS管源漏两端存在亚阙值电流，亚阀值电流越大，静态功耗就越大,以下说法错误的是（C）
A、V_th越小，亚阈值电流越小，静态功耗越小
B、V_th越小，亚阈值电流越大，静态功耗越小
C、V_th越小，亚阈值电流越大，静态功耗越大
D、V_th越小，亚阈值电流越小，静态功耗越大

阈值电压的减小会导致亚阈值电流的增加，这是因为当阈值电压较小时，晶体管在较低的电压下就会进入导通状态，从而引发给您更多的亚阈值电流。
当阈值电压越小时，晶体管的静态功耗通常会增加，这是因为较小的阈值电压会增加漏电流和亚阈值电流，导致功耗增加。