vivado I/O和时钟规划是定义和分析、I/O和时钟规划阶段、RTL前I/O规划、RTL I/O规划、网表I/O规划、实施设计的最终I/O验证

介绍

I/O和时钟规划是定义和分析

FPGA/自适应SoC和印刷电路板（PCB），并分配各种互连信号到设备的物理引脚。这个过程包括PCB设计者、FPGA设计者和系统设计者有以下关注点和要求：

•简化关键信号连接，以缩短信号长度并避免信号十字路口。

•保持设备上下高速信号的完整性。

•选择可能与备用设备一起工作的I/O配置。

•确定PCB上的电源和接地信号可用性。

•确定正确去耦的PCB要求。

•识别设备编程和调试注意事项。

通常，设计人员会受到非最佳引脚的阻碍，当他们试图满足定时和信号完整性要求。

通过考虑来自PCB到FPGA/自适应SoC芯片，您可以快速实现最佳引脚配置，从而减少了内部和外部跟踪长度以及路由拥塞。本章提供使用已知图形用户界面（GUI）的I/O和时钟规划过程概述作为AMD Vivado™ 集成设计环境（IDE）。

按设计过程导航内容

AMD自适应计算文档是围绕一组标准设计组织的流程，帮助您找到当前开发任务的相关内容。所有AMD Versal™自适应SoC设计过程可以找到设计中心和设计流助手材料在Xilinx.com网站上。本文件涵盖以下设计过程：

•系统和解决方案规划：确定组件、性能、I/O和数据系统级别的传输要求。包括解决方案到PS的应用程序映射，PL和AI引擎。

I/O和时钟规划阶段

Vivado设计套件便于在设计的不同阶段进行I/O和时钟规划从PCB设计者和FPGA设计者之间的初始协作到验证的过程完全实现的设计。随着设计流程的进展信息变得可用，这使得能够进行更复杂的分析和规则检查。对于例如，设计流程早期的分析（综合/opt）使用实际的单元延迟，但为零互连延迟。放置后，单元延迟是实际的并且互连延迟是估计的，而所实现的设计使用路由网络的实际信元和互连延迟。正确的I/O分配取决于FPGA的结构和PCB的要求设计，以及两者之间的互动。可视化FPGA如何在逻辑和与PCB的物理连接使得能够精简通过设备的数据流。

I/O端口分配，定义来自PCB的信号如何进入FPGA设计或输出到板和时钟资源分配，在设计中定义了时钟树的结构，通常一起完成。例如，设备上的某些引脚对于时钟引脚是最佳的，而其他引脚对于数字控制阻抗（DCI）级联和内部参考电压（VREF）。未能正确规划I/O端口和时钟分配可能会导致系统性能下降性能、多次设计迭代和更长的设计结束时间。Versal时钟和I/O通过高级I/O向导设置I/O并通过简单的GUI计时，设计非常简单。对于使用UltraFast的板上信息和设备规划™ 设计方法，请参阅FPGA和SoC的超快设计方法指南中的板和设备规划部分（UG949）。您可以在设计流程的任何阶段执行I/O规划。

各种类型的项目为I/O规划提供了灵活的切入点。只要可能，最好使用综合设计执行I/O分配。例如只能对合成的执行更复杂的I/O布局设计规则检查（DRC）设计I/O规划可以通过多种不同的方式完成。在高级中构建设计后I/O向导，Versal有一个名为Advanced I/O Planner的新工具，可以进行引脚规划对于存储体（54引脚）和/或半字节级（6引脚）上的任何SelectIOvor软/硬存储器接口粒度。在Advanced I/O Planner中，您可以自动放置引脚分配，然后调整通过经典引脚规划工具进行单个引脚分配。此工具可以自动放置所有I/O接口，以最大限度地提高时钟和I/O体系结构。如果您需要安置个人I/O，仍然支持将接点约束写入XDC文件的经典接点规划工具。

最后，您还可以使用用户定义的XDC文件来设计端号平面。某些类型的IP，例如存储器IP、千兆收发器（GT）、AMD高速IO IP，PCI Express®（PCIe）和以太网接口具有与其关联的I/O端口。你必须在开始之前，使用Vivado Design Suite中的IP功能正确配置该IPI/O规划过程。因为这些接口通常是最关键的时序，所以使用这个IP作为考虑设备引脚分配时的起点。此外，使用RTL或使用该IP时的综合设计。有关详细信息，请参阅带I/O的IP的I/O和时钟规划端口。I/O和时钟规划设计流程在Vivado Design Suite中，您可以在设计的任何阶段进行I/O和时钟规划流使用任何类型的项目。以下是最常用的方法。

提示：您还可以运行Vivado Design Suite，并在非项目模式下执行I/O和时钟规划。有关项目模式和非项目模式的信息，请参阅了解项目模式一节和Vivado设计套件用户指南中的非项目模式：设计流程概述（UG892）。

视频：有关在设计过程的各个阶段执行I/O规划的更多信息，请参阅Vivado Design Suite QuickTake视频：I/O规划概述。

RTL前I/O规划

您可以创建一个空的I/O规划项目，以实现早期设备探索和初始I/O在设计源文件可用之前进行端口分配。使用此方法，您不必RTL源文件或网表，并且您正在进行初始I/O规划和板级整合。这使得PCB和FPGA设计者能够就早期的引脚输出定义达成一致可以在设计周期的后期消除与设备引脚输出变化相关的迭代。使用I/O规划项目，您可以：

•从PCB设计器导入设备和I/O端口分配，或手动创建I/O端口。

•当端口定义和引脚时，将I/O规划项目迁移到RTL项目分配已解决。

•根据您的端口为设计的顶层创建Verilog或VHDL模块定义定义。

在I/O规划项目中完成端口分配后，可以迁移项目到RTL项目，并为顶级创建Verilog或VHDL模块定义设计。这允许您使用商定的I/O计划作为RTL设计的开始。有关详细信息，请参见将I/O规划项目迁移到RTL项目。

注意：有关创建I/O规划项目的信息，请参阅Vivado Design Suite用户指南：系统级设计入门（UG895）。有关导入接点的信息由PCB设计者或其他Vivado Design Suite项目定义的任务，请参阅定义以及配置I/O端口。

RTL I/O规划

您可以在详细的RTL项目中执行I/O规划。使用此方法，可以使用RTL设计，可选地包括Vivado IP目录中的IP核心或Vivado IP集成商。使用IP目录，您可以自定义IP，自定义时钟组件使用时钟向导，并配置SelectIO™ 使用SelectIO的接口资界面向导。在详细的设计中，Vivado工具为检查端口提供了基本的DRC分配、I/O标准、时钟资源和其他设计细节。您可以进行初始I/O和时钟规划，具有详细的设计和导出设备和I/O端口分配，用于PCB原理图符号生成或将约束保存在XDC文件中，以便在合成过程中使用或实现。

注：有关创建RTL项目和打开详细设计的信息，请参阅RTL一节Vivado Design Suite用户指南中的项目：系统级设计条目（UG895）。

网表I/O规划

您还可以使用合成网表执行I/O规划。使用此方法，您可以使用合成的RTL项目或使用合成后网表创建的网表项目。无论何时可以使用综合设计来执行I/O和时钟规划。Vivado工具具有合成后有关设计的更多信息，您可以使用自动I/O放置和交互式放置模式，以控制I/O端口分配。您也可以使用I/O规划查看布局以查看器件封装的物理引脚与管芯之间的关系设备上I/O组的焊盘。使用综合设计还可以使您在优化时做出更明智的决策PCB和AMD设备之间的连接。这可以让你拥有更好的与PCB或系统级设计师接口，使其更容易融入IO布局来自分配I/O位置的IP核，如MIPI或存储器IP。此外，因为所有Vivado设计套件具有更清楚地了解时钟需求和资源利用率，并可以执行更多对设计进行彻底验证。

注：您可以对合成的RTL设计或合成后的设计执行基于网表的I/O规划网表项目。有关创建后期合成项目的更多信息，请参阅后期合成一节Vivado Design Suite用户指南中的项目：系统级设计条目（UG895）。

建议：为了检查时钟逻辑，AMD建议使用合成设计进行验证。检查时钟计时，AMD建议使用已实现的设计进行验证。

实施设计的最终I/O验证

您必须使用完全实现的设计来验证最终有效的I/O引脚和时钟配置正确的时钟资源验证需要所有时钟的完全路由实现。您可以检查I/O和时钟相关消息的实现报告。最后，与PCB设计者仔细检查I/O端口分配，以确保FPGA正确为系统级设计定义。请注意，I/O位置和位置高度依赖于时钟位置和蚕食时钟进入。请参阅Versal自适应SoC SelectIO资源体系结构手册（AM010）和Versal自适应SoC时钟资源体系结构手册（AM003）了解更多信息有关登录I/O的信息。