vivado I/O和时钟规划功能、使用该平台的I/O和时钟规划、SSI技术的I/O和时钟规划设备、带I/O端口的IP的I/O和时钟规划、Zynq UltraScale+MPSoC的I/O规划

I/O和时钟规划功能

下表显示了每种类型的项目所支持的功能。

使用该平台的I/O和时钟规划

Board Flow

在Vivado Design Suite中,您可以选择预先配置的目标设计平台板作为设计的目标。有关每个平台板的信息,包括目标AMD设备或设备、附加板组件、信号接口、I/O配置和各种首选IP配置选项存储在Board Interface文件中。Vivado设计套件提供预定义板的板接口文件集,您也可以定义自己的目标Vivado工具中使用的平台板。关于平台板流程的更多信息,请参阅《Vivado Design Suite用户指南:系统级设计入门》(UG895)中的“Vivado设计套装板流程”一节。当您自定义IP。

当在平台板流中使用来自Vivado IP目录的IP时,您可以自动定义封装引脚分配和所有与I/O相关的约束,如IOSTANDARD、SLEW和DRIVE。此外,各种Vivado Design Suite Tcl命令允许您访问Board中的信息在I/O规划项目、RTL设计项目或后期合成中工作时的接口文件网表项目。您可以使用Board Interface文件中的信息对端口进行分组定义接口或定义特定FPGA配置所需的端口。了解更多信息,请参阅自动推断I/O端口接口。

SSI技术的I/O和时钟规划设备

使用堆叠式硅互连(SSI)时,I/O和时钟规划至关重要技术由于SSI技术设备具有较大的模具尺寸,不良的放置可能会产生更长的路由会增加功耗并降低性能。有关的信息引脚选择和计时,请参阅超快设计方法中的SSI注意事项一节FPGA和SoC指南(UG949)。

带I/O端口的IP的I/O和时钟规划

某些类型的IP(如内存、GT、PCIe和以太网接口)具有相关的I/O端口和他们在一起。您必须使用Vivado Design中的IP功能正确配置此IP套件,然后再开始I/O规划过程。因为这些接口通常是最多的时间关键,在考虑设备引脚分配时,使用此IP作为起点。在里面此外,当使用此IP时,请使用RTL或综合设计进行I/O引脚规划过程。定义GT、PCIe IP、以太网和内存IP的I/O物理引脚分配,作为的一部分将核心添加到设计中时的IP自定义。要更改I/O分配,请在设计中重新自定义IP。有关使用和自定义IP的信息,请参阅Vivado Design Suite用户指南:使用IP(UG896)进行设计。对于UltraScale体系结构内存IP,I/O分配集成到标准I/O规划流程中,不需要记忆力

Zynq UltraScale+MPSoC的I/O规划

由于AMD Zynq的先进功能™ UltraScale+™ MPSoC,引脚规划流量不同于其他设备。您必须完成的IP自定义Zynq UltraScale+MPSoC IP,指示您计划在设计中使用的功能。当你走的时候通过设计流程,复用I/O(MIO)引脚没有出现在用户设计中,或者约束。I/O规划项目没有显示MIO端口的使用情况,也没有写出MIO引脚的位置。查看已使用引脚的完整列表的唯一方法原理图或用于与电路板设计者通信,是通过使用文件 → 出口 → 出口I/O端口命令生成CSV文件。AMD建议对所有引脚使用HDL项目Zynq UltraScale+MPSoC中的规划。有关更多信息,请参阅定义和配置I/O端口。

针对UltraScale和UltraScale的I/O规划+

UltraScale和UltraScale+设备中的银行类型名称与中的不同7系列设备。还添加了其他I/O标准。在7个系列设备中,银行类型为高量程和高性能;在UltraScale体系结构的设备中,名称是高密度(取代高范围)和高性能。有关更多信息,请参阅一节UltraScale体系结构中的高密度I/O组介绍SelectIO资源用户指南(UG571)。

Versal自适应SoC的I/O规划

Versal自适应SoC中的两种主要I/O类型是高性能XP I/O(XPIO)和高密度HD I/O(HDIO)。XPIO包括支持高速接口的专用逻辑电压范围在1.0V和1.5V之间。HDIO和XPIO组没有重叠电压或I/O标准。HDIO支持电压范围从1.8V到3.3的接口V.HDIO为单数据速率(SDR)和双数据速率(DDR)接口提供逻辑以降低的计时速度。请参阅Versal自适应SoC SelectIO资源体系结构手册(AM010),以获取架构信息和Vivado Design Suite属性参考指南(UG912)有关高级IO向导/高级IO规划器的详细信息。

所有Versal设备都具有可配置的SelectIO™ 接口驱动程序和接收器,支持广泛的各种标准接口。鲁棒特征集包括输出的可编程控制强度和转换速率、片上终端以及内部生成的参考电压(INTERNAL_VREF)。每个Versal设备都包含XPIO库,其中包含54个SelectIO™ 引脚和可以实现单端和差分I/O标准。XPIO银行支持最高1.5 V或以下供电的速度接口。一些Versal设备包含HDIO组,可以接口的电压电平在1.8V和3.3V之间。HDIO组包含22个SelectIO™可以实现单端I/O标准和差分I/O标准的引脚。每一个选择IO™ IOB资源包含输入、输出和三态驱动程序。SelectIO™ 引脚可以是配置为单端和差分的各种I/O标准。

•单端I/O标准是,例如,LVCMOS、LVTTL、HSTL、SSTL、HSUL、LVSTL和POD。

•伪差分标准是,例如,差分HSTL、POD、HSUL、LVSTL,以及SSTL。

•LVDS兼容。

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