顶层设计如下图:
1. Verilog的硬件设计型号是 ALTERA
2.数据的输入量已经给出,附上的四个矩阵输入都要实现。
3.波束形成部分要在FPGA上完成,最后的matlab的代码部分只是获取数据后的图像显示
4.不需要动态聚焦,只是完成固定的四个不同输入数据的显示即可
5.不需要实物,但要实现硬件的仿真,要有相应的模块图和结构图,类似如下
顶层设计如下图:
1. Verilog的硬件设计型号是 ALTERA
2.数据的输入量已经给出,附上的四个矩阵输入都要实现。
3.波束形成部分要在FPGA上完成,最后的matlab的代码部分只是获取数据后的图像显示
4.不需要动态聚焦,只是完成固定的四个不同输入数据的显示即可
5.不需要实物,但要实现硬件的仿真,要有相应的模块图和结构图,类似如下