本文汇总了58道关于FPGA时序设计的经典面试题，涵盖同步逻辑、异步逻辑、时序设计、时钟约束、亚稳态、同步电路优化等多个关键知识点。深入探讨了FPGA工程师在设计中需要掌握的技能和应对策略，包括FPGA和CPLD的区别、锁存器与触发器的差异、以及如何防止亚稳态等。这些题目和解析是FPGA开发者准备面试的重要参考资料。
目录
13：锁存器（latch）和触发器（flip-flop）区别？
18：FPGA中可以综合实现为RAM/ROM/CAM的三种资源及其注意事项？
23：用filp-flop和logic-gate设计一个1位加法器，输入carryin和current-stage，输出carryout和next-stage？
24：设计一个自动饮料售卖机，饮料10分钱，硬币有5分和10分两种，并考虑找零，
25：什么是"线与"逻辑,要实现它,在硬件特性上有什么具体要求?
27：你知道那些常用逻辑电平?TTL与COMS电平可以直接互连吗？
32：一个四级的Mux,其中第二级信号为关键信号 如何改善timing.？
33：为什么一个标准的倒相器中P管的宽长比要比N管的宽长比大?
37：A,B,C,D,E进行投票,多数服从少数,输出是F(也就是如果A,B,C,D,E中1的个数比0 多,那么F输出为1,否则F为0),用与非门实现,输入数目没有限制？
38：latch与register的区别,为什么现在多用register.行为级描述中latch如何产生的？
41：用你熟悉的设计方式设计一个可预置初值的7进制循环计数器,15进制的呢？
43：用VERILOG或VHDL写一段代码,实现消除一个glitch？
44：sram,falsh memory,及dram的区别?
46：ASIC设计流程中什么时候修正Setup time violation 和Hold time violation?如何修正？
54：给了reg的setup,hold时间，求中间组合逻辑的delay范围
55：时钟周期为T,触发器D1的寄存器到输出时间最大为T1max，最小为T1min。组合逻辑电路最大延迟为T2max,最小为T2min。问，触发器D2的建立时间T3和保持时间应满足什么条件
57：74、用FSM实现101101的序列检测模块。（南山之桥）
58：用verilog/vhdl写一个fifo控制器(包括空，满，半满信号)。（飞利浦－大唐笔试）
1：什么是同步逻辑和异步逻辑？（汉王）
同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系。 答案应该与上面问题一致
〔补充〕：同步时序逻辑电路的特点：各触发器的时钟端全部连接在一起，并接在系统时钟端，只有当时钟脉冲到来时，电路的状态才能改变。改变后的状态将一直保持到下一个时钟脉冲的到来，此时无论外部输入 x 有无变化，状态表中的每个状态都是稳定的。
异步时序逻辑电路的特点：电路中除可以使用带时钟的触发器外，还可以使用不带时钟的触发器和延迟元件作为存储元件，电路中没有统一的时钟，电路状态的改变由外部输入的变化直接引起。
2：同步电路和异步电路的区别：
同步电路：存储电路中所有触发器的时钟输入端都接同一个时钟脉冲源，因而所有触发器的状态的变化都与所加的时钟
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