//======PLC模块==============
`timescale 1ns/1ns //时钟周期
module PLC
(
input [255:0] X ,
output [255:0] Y ,
inout [1024:0] M
//最后一个不加逗号
);
// // assign 非时序, always 时序, posedge 上升沿
always @(*) //时序程序: 【X,Y,M】有变化就激活Run
if(X[4:3]); //X4 如果按下
assign Y[4:3] = 1; //Y4 输出 1
always @(posedge X[5:4]) //时序程序: X上升沿,就激活Run
if(X[6:5]); //X6 如果True
assign Y[6:5] = 1; //Y6 输出 1
endmodule
FPGA怎么写PLC
最新推荐文章于 2024-08-12 23:42:52 发布