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FPGA
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FPGA相关实验记录
江南小作坊
做一个安安静静学习的兔头美男子
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加法器—笔记
加法器学习笔记原创 2022-06-23 20:05:48 · 4899 阅读 · 0 评论 -
FPGA实验 - ROM调用
ROM调用同样的通过IP核调用创建一个.mif文件,选择用模块的调用,读取数据。项目设计设计一个ROM,该控制器负责输出0~255的地址数据,将地址总线连接到ROM地址的输入端,查看ROM输出的数据是否正确。ROM是只读存储器,因此需要在指定地址后,ROM才能输出对应地址的数据。模块框图模块名称功能描述rom_test顶层模块,用作级联rom_ctrlrom控制模块,用作读取my_romrom的IP核端口名称功能描述sys原创 2022-01-23 14:29:57 · 2620 阅读 · 0 评论 -
FPGA实验 - DDS
FPGA-DDS简要实验操作原创 2021-12-22 20:30:05 · 708 阅读 · 0 评论 -
FPGA实验 - 锁相环调用
锁相环(PLL)片内时钟管理单元PLL:用来统一整合时钟信号。优点很大范围内实现任意大小的分频和倍频。有效减小时钟发生部分的代码量。利用全局时钟树,较高的时钟管理效率。项目要求利用一个锁相环将50MHz的系统时钟分成两个时钟:25MHz和100MHz。学会如果通过锁相环进行倍频分频的基本操作。调用IP核点击tools直接下一步搜索pll,选择altpll,选择verilog HDL,输入命名,点击下一步。设置系统时钟,50MHz,其他默认,下一步创建are原创 2021-12-19 18:02:05 · 2520 阅读 · 0 评论 -
FPGA实验 - 状态机实现流水灯
状态机实现流水灯实验目的了解层次化设计概念,熟悉层次化设计流程。熟悉项目设计步骤及逻辑训练。概念层次化设计:对一个很大的项目进行拆分,直到拆分成很容易实现的最小规模为止。系统顶层模块只负责连线,将各功能模块正确地组合起来。各功能模块由对应的若干子模块组成,同一模块的子模块之间有着相应的级联关系。流水灯的实现步骤利用状态机实现流水灯的时序创建一个时钟分频模块,用慢时钟驱动状态机系统架构模块名称说明freq_slow时钟分频,产生慢时钟原创 2021-12-18 16:12:21 · 3376 阅读 · 2 评论 -
FPGA实验 - 呼吸灯
呼吸灯设计需求分析设计一个2s的呼吸灯,从全暗到全里亮需要2s。系统时钟为50MHz。设计思想将2s划分为1000个2ms作为呼吸灯的变化周期:2ms又分为1000个2us作为呼吸灯的变化单元;第一个2ms周期内,1000个2us为全暗;第二个2ms周期内,第一个2us为亮,其余的999个2us为暗;第三个2ms周期内,前两个2us为亮,其余的998个2us为暗;以此类推十进制99转为二进制:110 0011,需要在程序中定义7位宽寄存器;十进制999转为二进制:11 11原创 2021-12-15 22:26:21 · 899 阅读 · 0 评论 -
FPGA实验 - LED测试
按键点亮LED灯测试开发板按键功能是否正常。硬件电路分析原理图发现,当按键按下时KEY1/KEY2/KEY3/RESET为低电平,按键松开时为高电平。RESET键,可当普通按键使用。找到芯片上对应的脚位设计要求4个按键对应点亮4个LED灯。程序设计设计思想:由上可知,按键按下时,给到KEY1/KEY2/KEY3/RESET为低电平,而对LED电路(根据实验一)可知,LED高电平点亮,因此之间需要加入一个非门用来转换。将按键输入经过一个非门再经过2组D触发器,送到输出。/原创 2021-12-14 21:09:19 · 1073 阅读 · 0 评论 -
FPGA实验 - 流水灯测试
流水灯设计硬件电路由原理图可见,LED高电平有效。引脚图设计要求4颗LED依次点亮1s,对于50MHz的系统时钟,一个时钟周期是20ns,则1s则需要50,000,000个时钟周期。如果用计数器累加1次表示一个时钟周期,那么50,000,000个时钟周期需要计数49,999,999(从0开始计数)。程序设计设计思想:有上面的设计要求可知,1s的时间要计数49,999,999,2s计数99,999,999,3s计数149,999,999,4s计数199,999,999,依次循环。原创 2021-12-13 21:42:59 · 2001 阅读 · 0 评论