在Quartus软件Chip Planner中查看布线延迟

最新推荐文章于 2023-04-28 20:00:00 发布
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​ 在使用Quartus软件时，经常会用到TimeQuest进行时序约束和分析，Chip Planner用的并不多，但Chip Planner对了解FPGA布局布线后的结果非常有帮助，本文介绍在Chip Planner下如何查看布线延迟，通过这个例子可以逐渐熟悉Chip Planner。

​ 在Chip Planner中查看布线延迟要分三个步骤，建立时序约束、查找时序路径和查看布线延迟。

在TimeQuest中创建时序约束

创建时序约束

创建Timing Netllist

file

代码综合后选Post-map，布局布线后选Post-fit。

加入约束

file

​ 根据设计需要进行时序约束。

Read SDC file-Updata Timing Netlist-Write SDC File

运行这三步，保存.sdc文件

将sdc文件加入工程，重新编译

编译完成后，在TimeQuest中查看时序报告。

在TimeQuest中查找时序路径

在Custom Reports中运行Report Path

file

在From中输入要查看路径起始位置，在To中查看路径终点。路径延迟如下图所示。

file

在Chip Planner下查看布线延迟

选中要查看路径：

file

Locate Path->Chip Planner，打开Chip Planner，点击show delay按钮

file

Chip Planner中显示布线延迟。

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硬码农二毛哥
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