fpga学习日志

学习目标：高速、复杂协议或算法、神经网络加速

本学习是以赛灵思Xilinx的Vivado为开发

1.底层结构：

FPGA 主要有六部分组成：可编程输入输出单元（IO）、可编程逻辑单元（CLB）、完整的时钟管理、嵌入块状RAM、布线资源、内嵌的底层功能单元和内嵌专用硬件模块。其中最为主要的是可编程输出输出单元、可编程逻辑单元和布线资源。

2.0可编程逻辑单元（CLB）

可配置逻辑单元（Configurable Logic Block，CLB）在 FPGA 中最为丰富，由两个 SLICE 组成。由于 SLICE 有 SLICEL（L：Logic）和 SLICEM（M：Memory）之分，因此 CLB 可分为 CLBLL 和 CLBLM 两类。

SLICEL 和 SLICEM 内部都包含 4 个 6 输入查找表（Look-Up-Table，LUT6）、3 个数据选择器（MUX）、1 个进位链（Carry Chain）和 8 个触发器（Flip-Flop）

2.1.输入查找表（LUT6）

虽然 SLICEL 和 SLICEM 的结构组成一样，但两者更细化的结构上略有不同，区别在于 LUT6 上

不论是 SLICEL 还是 SLICEM，他们的 LUT6 都可以作为 ROM 使用，配置为 64x1（占用 1 个 LUT6，64 代表深度，1 代表宽度）、128x1（占用 2 个 LUT6）和 256（占用 4 个 LUT6）的 ROM。

另外既然 SLICEM 中的 M 代表 memory 的意思，所以增加了更多存储功能。可以配置为 RAM，尤其指分布式 RAM。其中 RAM 的写操作为同步，而读操作是异步的，即与时钟信号无关。如果要实现同步读操作，则要额外占用一个触发器，从而增加了意识时钟的延迟（Latency），但提升了系统的性能。

这就解释了为什么我们实现RAM同步读写的时候，读出输出要延迟一个 clk。一个 LUT6 可配置 64x1 的 RAM，当 RAM 的深度大于 64 时，会占用额外的 MUX（F7AMUX，F7BMUX，F8MUX，即一个 SLICE 中的那 3 个 MUX）。

SLICEM 中的 LUT 还可以配置为移位寄存器，每个 LUT6 可实现深度为 32 的移位寄存器，且同一个 SLICEM 中的 LUT6（4个）可级联实现 128 深度的移位寄存器。

2.2 选择器（MUX）

SLICE 中的三个 MUX（Multiplexer：F7AMUX，F7BMUX 和 F8MUX）可以和 LUT6 联合共同实现更大的MUX。事实上，一个 LUT6 可实现 4 选 1 的 MUX。

SLICE 中的 F7MUX（F7AMUX 和 F7BMUX）的输入数据来自于相邻的两个 LUT6 的 O6 端口。

一个 F7MUX 和相邻的两个 LUT6 可实现一个 8 选 1 的 MUX。因此，一个 SLICE 可实现 2 个 8 选 1 的 MUX。

4 个 LUT6、F7AMUX、F7BMUX 和 F8MUX 可实现一个 16 选 1 的 MUX。因此，一个 SLICE 可实现一个 16 选 1 的 MUX。

2.3 进位链（Carry Chain）

进位链用于实现加法和减法运行。就是结构图中，中间那个大的部分，可以看到它内部实际还包含 4 个 MUX 和 4 个 2 输入异或门&