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RSS订阅原创 ddr与sdram的区别
SDRAM:Synchronous Dynamic Random Access Memory，同步动态随机存储器，同步是指 Memory工作需要同步时钟。SDRAM从发展到现在已经经历了四代，分别是：第一代SDR SDRAM，第二代DDR SDRAM，第三代DDR2 SDRAM，第四代DDR3 SDRAM.(显卡上的DDR已经发展到DDR5)。 很多人将SDRAM错误的理解为第一代，也就是 SDR SDRAM，并且作为名词解释，皆属误导。DDR即Double Data Rate双倍速率同步动态随机存储器
2020-08-17 10:58:19
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原创 GIT刷新忽略文件.gitignore
1、使用命令工具Git Bash，进入需要修改的工作目录。如C:/est则输入cd c:/test2、重置所有缓存(注意后面有个.)git rm -r --cached .3、重新添加(注意后面有个.)git add .4、提交git commit -m "update .gitignore file"...
2020-08-13 15:58:40
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原创 nios 和arm 是硬核还是软核？
核（CORE）是一个数字系统的核心，负责整个系统的内存调度，中断管理，算术逻辑运算等，如同整个系统的大脑，是由物理电气实现逻辑功能的关键。尽管复杂，但不可忽略的是，核同其他数字器件一样，也是一个典型的逻辑器件（准确的说是时序逻辑），也由逻辑门、触发器构成，那么也就可以由硬件描述语言来描述。 既然核可以由HDL来描述，那么对于每一个特定功能和性能（即逻辑的时序和功能特定）的核而言，必有一组HDL描述等价于它，而具体的器件信号、封装等，只不过是这组HDL依赖具体工艺的一种物理实现罢了。因此，我们应该认识
2020-08-11 11:37:41
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原创 关于QuartusII中Pin Planner里面的引脚符号含义说明
Assignments-->Pin Planner-->Pin Legend，即可查看引脚符号说明。。
2020-08-07 16:17:09
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原创 git 分支查看与切换
1 2 # 1.查看所有分支 > git branch -a 1 2 3 4 5 # 2.查看当前使用分支(结果列表中前面标*号的表示当前使用分支) > git branch # 3.切换分支 > git checkout 分支名 ...
2020-08-06 15:24:14
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原创 git 如何查看和修改远程仓库地址
方法有三种：1.修改命令git remote set-urlorigin [url]例如：git remote set-url origin gitlab@gitlab.chumob.com:php/hasoffer.git2.先删后加git remote rm origingit remote add origin [url]3.直接修改config文件查看远程仓库地址git remote -v...
2020-08-06 15:09:08
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原创 fpga片上资源查看
一、明确fifo和ram是使用内部的m9k来完成的。如果一个m9k完成不了，会使用更多个m9k来完成；二、什么是m9k在编程中会需要一些存储器，如果用逻辑构成的话就会占用大量逻辑，很浪费，于是在内部做了一些M4K,M9K等存储器，专门给FIFO,RAM等使用，这样就节约了逻辑用来做其他事。每一块中包含8192个存储位，加上校验位共9216位，故称M9K。三、如何查看使用的fpga有多少个m9k个数统计方法：42396/9216=46四、分析当fifo的宽度和深度符合表3-1中的各
2020-07-29 09:47:03
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原创 fpga如何使用tcl文件分配引脚
一、在引脚分配界面，点击file-export,选择保存为tcl文件格式。二、导入tcl文件。选中指定的tcl文件，直接点击run即可。
2020-07-27 11:10:32
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原创 timequest使用
1、介绍quartus软件中timequest如何使用的https://blog.csdn.net/moon9999/article/details/736104552、大方向介绍的https://blog.csdn.net/code_robot/article/details/6217509?utm_medium=distribute.pc_relevant.none-task-blog-BlogCommendFromMachineLearnPai2-1.nonecase&depth_
2020-07-17 11:30:19
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原创 FPGA全编译步骤
编译过程：compile design:1.analysis and synthesis : 对设计文本进行分析综合2.place and route : 对设计进行布局布线3.generateprogramming files : 生成汇编文件4.timequest timing analysis : 进行时序分析5.eda netlist writer : 生成下载到eda中的网表文件6.program device : 下载网表文件到设备中...
2020-07-17 10:24:45
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原创 modelsim如何利用批处理功能自动仿真
1、利用quartus调用modelsim2、在modelsim中添加自己感兴趣的模块信号。3、设置显示格式4、保存波形设置5、编写属于自己的.do文件cd E:/altera/led_test/simdo E:/altera/led/sim/led.tcl6、编写自己的tcl文件。利用自动调用modelsim生成的.do文件和第4步保存的波形文件。直接将两个文件里的内容复制到一个文本文件里，然后将文本文件另存为.tcl文件。7、利用批处理文件，.
2020-07-16 16:47:38
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原创 rtl8201以太网卡
一、常见网络接口MII：支持10兆和100兆的操作，一个接口由14根线组成，它的支持还是比较灵活的，但是有一个缺点是因为它一个端口用的信号线太多。RMII：是简化的MII接口，在数据的收发上它比MII接口少了一倍的信号线，所以它一般要求是50兆的总线时钟，是MII接口时钟的两倍。SMII：是由思科提出的一种媒体接口，它有比RMII更少的信号线数目，S表示串行的意思。GMII：是千兆网的MII接口，这个也有相应的RGMII接口，表示简化了的GMII接口。GMII采用8位接口数据，工作时钟125MHz
2020-06-19 10:20:17
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原创 nios 以太网知识
1、关于Avalon Memory-Mapped Bridges的作用关于Avalon Memory-Mapped Bridges的作用 - 路漫漫... - 博客园 https://www.cnblogs.com/nick123/archive/2009/05/24/1488248.html2、关于sgdmahttps://www.cnblogs.com/lueguo/archive/2013/11/08/3414852.htmlAltera SOPC FrameBuffer系统设计教程.
2020-06-12 15:22:47
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原创 niosii 把程序固化到epcs中的步骤
1、在qsys中添加epcsip核，并把epcs引脚引出到外部；2、调整nios内核启动空间3、在qsys中自动分配基地址核iq号4、生成内核文件5、复制内核例化语句，点解HDL Example6、在quartus工程顶层文件中，增加下列内容7、在quartus工程中，配置相应引脚，并进行引脚设置8、分配引脚9、全编译工程，然后使用jtag烧写sof文件10、打开nios软件开发工程，对bsp工程进行设置
2020-06-11 11:24:55
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原创 nios ii 下载报错：verify failed between address
解决方法：参考：https://blog.csdn.net/kobesdu/article/details/69451159
2020-06-11 10:11:31
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原创 fpga与nios程序烧写方式
nios 程序烧写到EPCS中的方法：https://www.cnblogs.com/lemonblog/p/5365484.htmlquartus生成jic文件（通过jtag烧写jic文件等价于通过as口烧写pof文件，掉电不丢失）https://www.cnblogs.com/lemonblog/p/5363423.html
2020-06-09 16:09:29
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原创 nios开发，使用ucoss报错问题解决方法
https://blog.csdn.net/cg125/article/details/51579295https://www.cnblogs.com/yongleili717/p/11253006.html另外，sopc工程更新后，不用每次都手动创建新的软件工程每次qsys工程更新后，都必须在软件工程的bsp文件夹，右击niosii-generate bsp,重新生成配套的bsp。...
2020-05-29 10:43:42
257
原创 altera 的fifo使用方式
ALTERA提供了LPM_FIFO参数宏模块，可以在代码中例化使用。FIFO有两种工作模式：（1）SCFIFO，（2）DCFIFO其中SCFIFO指读写用一个时钟进行同步，可以支持同时读写的功能。其中DCFIFO指读写使用不同的时钟进行同步，这在设计多时钟系统中相当有用，可用于不同时钟同步信号之间的同步调整。首先看看DCFIFO模式下的几个比较重要的信号：[A]在写端，主要有以...
2020-05-06 13:23:02
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原创 quartus如何与modelsim联调
1、选择tool-options配置modelsim软件安装位置，如果是自动安装的modelsim一般会自动配置好2、选择assignments-settings 配置仿真工具3、选择processing -start首先要进行一次编译，否则会报错。可以到simution下的文件夹找到自动生成的testbench文件。再次回到如下界面添加testben...
2020-04-29 15:20:49
3625
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原创 如何利用.v文件生成原理图符号
一、先添加.v文件二、选择file-creat生成原理图符号模式3、这样就可以在主原理图右键 insert -symbol 中添加生成的原理图符号了
2020-04-29 14:49:51
1055
原创 quartus如何新建工程
一、新建一个项目1、依次点击File->New Project Wizard这是采用向导的方式建立一个新的工程项目。当然也可以直接使用File->New，在菜单中选择New QuartusII Project来新建一个项目。采用向导的方式建立项目会一步步引导选择文件夹和芯片等，因此这里建议使用向导的方式建立项目。点击next如果没有文件，则直接跳过选择芯片型...
2020-04-29 14:29:49
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原创 testbench编写示例
目录一、实例分析1.1源文件1.2testbench文件二、分析一、实例分析1.1源文件module counter (clk, reset, enable, count);input clk, reset, enable;output [3:0] count;reg [3:0] count; ...
2020-04-28 11:36:23
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原创 关于verilog中是把output设成reg变量和内部设置一个reg变量的讨论
为了能把一个输出信号赋给输出端口，常看到如下的两种处理方式。方式A：module test1(clk,counter);input clk ;output[7:0] counter ;reg[7:0] counter_reg ;always@(posedge clk)begincounter_reg<...
2020-04-26 16:26:08
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原创 Verilog中Wire 和 Reg 的区别
wire 和reg是Verilog程序里的常见的两种变量类型，他们都是构成verilog程序逻辑最基本的元素。正确掌握两者的使用方法是写好verilog程序的前提。但同时，因为他们在大多数编程语言中不存在，很多新接触verilog语言的人并不能很清楚的区别两种变量的不同之处。这里简单对他们做一个比较，方便在编程时区别使用。功能和状态Wire主要起信号间连接作用，用以构成信号的传递或者...
2020-04-26 11:27:51
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原创 verilog 状态机的分类及编写方式
本节主要谈一谈Verilog的状态机实现模板，并浅析比较。1 一段式状态机 (单always块结构)：always @(posedge clk or posedge rst) begin if(rst) FSM <= S0 else begin case(FSM) S0：begin Out_0;...
2020-04-26 11:15:41
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原创 如何捕捉信号的上升沿下降沿
思路：设计两个或多个一位的寄存器，用来接收被检测的信号，系统时钟来一次记一次输入信号，如果用了两个寄存器直接异或就可以了;使用高频的时钟对信号进行采样，因此要实现上升沿检测，时钟频率至少要在信号最高频率的2倍以上，否则就可能出现漏检测。具体请参见下面代码:module edge_detect(clk,rst,signal,pos_edge,neg_edge,both_edge); inpu...
2020-04-26 10:22:57
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原创 modelsim版本分类及如何恢复默认窗口模式
目录一、modelsim版本分类二、如何恢复默认窗口一、modelsim版本分类ModelSim分几种不同的版本：SE、PE、LE和OEM，其中SE是最高级的版本。而集成在 Actel、Atmel、Altera、Xilinx以及Lattice等FPGA厂商设计工具中的均是其OEM版本。MODELSIM SE是主要版本号，也是功能最强大的版本，支持对Verilog和VHDL语言...
2020-04-23 11:49:01
6035
原创 timescale的用法
描述:timescale是Verilog HDL 中的一种时间尺度预编译指令，它用来定义模块的仿真 时的时间单位和时间精度。格式如下：`timescale 仿真时间单位/时间精度注意：用于说明仿真时间单位和时间精度的 数字只能是1、10、100，不能为其它的数字。而且，时间精度不能比时间单位还要大。最多两则一样大。比如：下面定义都是对的：`timescale 1ns/1ps`ti...
2020-04-23 11:17:14
3778
原创 stm32f429 利用stm32cube配置FMC接口
目录一、为什么使用SDRAM二、SDRAM芯片W9825G6KH三、stm32f4的fmc接口四、stm32cubemx配置fmc五、实验现象：六、源码：七、注意事项：八、参考记录：硬件平台：正点原子阿波罗stm32f429一、为什么使用SDRAMSTM32控制器芯片内部有一定大小的SRAM及FLASH作为内存和程序存储空间，但当程序较大，内存和程序空间...
2020-04-09 14:10:23
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原创 stm32f429一些新的知识点
一、stm32f429的SRAMstm32f429自带256K字节的SRAM.SRAM是英文Static RAM的缩写，它是一种具有静止存取功能的内存，不需要刷新电路即能保存它内部存储的数据。不像DRAM内存那样需要刷新电路，每隔一段时间，固定要对DRAM刷新充电一次，否则内部的数据即会消失，因此SRAM具有较高的性能，但是SRAM也有它的缺点，即它的集成度较低，相同容量的DRAM内存可以...
2020-03-25 11:08:50
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原创 stm32cube 教程之使用TFTP进行远程升级
一、简介TFTP简介：https://blog.csdn.net/young2415/article/details/91125718二、步骤1、TFTP是基于UDP的协议，所以要在LWIP配置中使能LWIP功能2、配置ETH注意stm32cube自动生成的引脚可能和实际电路不匹配，要注意下。3、配置lwip使能UDP,使用静态Ip4、使能TFTP...
2020-01-13 16:31:43
2336
原创 stm32cube 教程之UDP实验
https://www.stmcu.com.cn/Designresource/design_resource_detail/file/207698/lang/ZH/token/32543d4007a2ec978a5f165dcddf2be7UDP server 源码https://download.csdn.net/download/crjmail/12077141
2020-01-03 14:11:13
923
原创 stm32cube教程之 学习使用LWIP
一、硬件测试环境正点原子 阿波罗开发板二、配置步骤1、芯片选型此过程可以参看以前的教程2、配置时钟3、配置网络特别注意的地方：使能网络功能后，默认的ETH-TXD0 ETH-TXD1为PB12 PB13，但是参看正点原子的原理图，可以看出这两个引脚实际上是PG13 和PG14.如下图所示查看stm32f429的使用手册，可以看出PB12 PB13 也...
2020-01-02 14:35:32
1709
原创 网络协议之ICMP协议
一、定义为了提高 IP 数据报交付成功的机会,在网际层使用了网际控制报文协议 ICMP (InternetControl Message Protocol)。 ICMP 允许主机或路由器报告差错情况和提供有关异常情况的报告。ICMP 不是高层协议,而是 IP 层的协议。ICMP 报文作为 IP 层数据报的数据,加上数据报的首部,组成 IP 数据报发送出去。二、功能ICMP协议的功能...
2019-12-31 15:37:03
459
STM32Cube_LWIP_TFTP.zip
2020-01-13
STM32Cube_LWIP_Test_udp_client.zip
2020-01-07
STM32Cube_LWIP_ UDP server
2020-01-03
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