systemverilog之组合逻辑新的写法

一、组合逻辑新写法

组合逻辑新写法

// Use like this.这种写法电路简洁，而且没有bug，如果配合one-hot使用，效果更好
assign dat  = {$bits(a){(x==2'd1 && y==2'd1)}} & a  ||
              {$bits(b){(x==2'd2 && y==2'd2)}} & b    ||
              {$bits(c){(x==2'd3 && y==2'd3)}} & c    ||
              {$bits(d){(x==2'd4 && y==2'd4)}} & d;

// Dont use like this!!
assign dat  = (x==2'd1 && y==2'd1)? a :
              (x==2'd2 && y==2'd2)? b :
              (x==2'd3 && y==2'd3)? c : d;