Verilog编程基础：掌握常用表达式与运算符

Verilog编程中，表达式是实现逻辑功能的基本元素。

今天详细介绍一下Verilog中的常用表达式，并提供实际代码示例，帮助读者更好地理解和应用。

一、Verilog表达式概述

Verilog表达式由操作数和操作符组成，用于执行算术、逻辑、位操作等计算。

表达式可以出现在过程赋值、条件语句、循环等语句中，是Verilog编程的基础。

二、算术运算符

算术运算符包括加（+）、减（-）、乘（*）、除（/）和模（%）。它们用于执行基本的数学运算。

// 加法
wire [7:0] sum = a + b;

// 减法
wire [7:0] difference = a - b;

// 乘法
wire [15:0] product = a * b;

// 除法
wire [7:0] quotient = a / b;

// 模运算
wire [7:0] remainder = a % b;

需要注意的是，除法和模运算只能用于仿真测试，不能直接应用于可综合的代码模块中。

三、逻辑运算符

逻辑运算符包括逻辑与（&&）、逻辑或（||）和逻辑非（!），用于布尔逻辑运算。

// 逻辑与
wire and_result = a && b;

// 逻辑或
wire or_result = a || b;

// 逻辑非
wire not_result = !a;

四、位运算符

位运算符包括与（&）、或（|）、非（~）、异或（^）、同或（^~）、与非（~&）和或非（~|）。

这些运算符在位级逻辑设计中非常有用。

// 位与
wire [7:0] bitwise_and = a & b;

// 位或
wire [7:0] bitwise_or = a | b;

// 位非
wire [7:0] bitwise_not = ~a;

五、移位运算符

移位运算符包括左移（<<）和右移（>>）。它们用于实现位移操作。

// 左移
wire [7:0] left_shift = a << 2;

// 右移
wire [7:0] right_shift = a >> 2;

六、条件运算符

条件运算符（三元运算符）用于基于条件表达式的结果选择两个值中的一个。

// 条件表达式
wire [7:0] result = condition ? value_if_true : value_if_false;

七、拼接运算符

拼接运算符（{}）用于将多个信号或值合并成一个宽信号。

// 信号拼接
wire [15:0] concatenated = {8'd255, 8'd128};

需要注意的是信号拼接中的信号，一定要带位宽。

八、一元约简运算符

一元约简运算符（&、|）用于简化信号，返回信号中所有位的逻辑与或逻辑或的结果。

// 一元与约简
wire all_ones = &a[7:0];

//等效于

wire all_ones = a[7]＆a[6]&a[5]&a[4]&a[3]&a[2]&a[1]&a[0];
// 一元或约简
wire any_ones = |a[7:0];

//等效于

wire all_ones = a[7]|a[6]|a[5]|a[4]|a[3]|a[2]|a[1]|a[0];

九、复制运算符

复制运算符是Verilog中非常独特的一个特性，可以将一个信号或值复制多次以形成一个更大的向量。这对于初始化向量或生成重复模式的信号非常有用。

复制运算符的一般形式是  {n{expression}} ，其中  n  是复制的次数， expression  是要复制的信号或值。

代码示例:

// 示例1：使用复制运算符初始化一个8位的向量
wire [7:0] init_vector = {8{1'b1}}; // 初始化为8个1

// 示例2：生成一个重复模式的向量
wire [7:0] pattern_vector = {4{2'b10}}; // 生成4个2位的10重复模式

// 示例3：结合拼接和复制运算符
wire [11:0] combined_vector = {2{4'b1010}}; // 拼接两个4位的1010