verilog条件运算符注意事项

条件运算符表达式：
cond_expr?expr1:expr2;

如果cond_expr为真（即为1），选择expr1;
如果cond_expr为假（即为0），选择expr2;
如果cond_expr为x或z,结果将按以下逻辑expr1和expr2按位操作的值：0与0得0，1与1得1，其余情况为x.

如下所示：
wire [2:0] result=cond_expr?expr1:expr2;
问：
expr1=1001;
expr2=1010;
cond_expr=x;
result=?
答：
1001
1010
一一一
10x x
则result=10xx;