vivado下载程序后不弹出ila窗口，且提示WARNING: The debug hub core was not detected

已于 2024-10-25 22:47:17 修改
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文章标签： fpga开发
于 2024-10-25 22:46:26 首次发布
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vivado版本：2018.3

报错如下：

解决方法：

因为设计中使用了PS端，debug的时钟没有全局时钟只有global clk（Processing System即PS端的时钟），所以需要先launch SDK让PS端时钟工作然后再下载bit流才会弹出ila调试窗口

参考博文：

1.【vivado】ILA调试报错 The debug hub core was not detected 以及 Data read from hw_ila [hw_ila_1] is corrupted_warning: [labtools 27-3361] the debug hub core was-CSDN博客

2.

vivado下载程序后不弹出ila窗口，且提示WARNING: The debug hub core was not detected_vivado下载bit后ila刷不出来-CSDN博客

eeeenk
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关于fpga烧录程序后ila弹窗不显示，如何解决？
**My Coding Family**
02-05 993
确保自定义低频时钟信号（如通过计数器生成的时钟）有正确的约束，并且没有被自由时钟误配置。尽量避免使用自由时钟，最好使用全局时钟或至少约束的时钟来驱动 ILA。根据工具的提示信息调整时钟配置和触发条件。通过这些步骤，你应该能够解决 ILA 不显示的问题，并使其能够正确捕获低频时钟信号。如果问题仍然存在，提供具体的错误信息或代码片段可能有助于进一步的诊断和解决。希望如上措施及解决方案能够帮到有需要的你。
【vivado】ILA调试报错 The debug hub core was not detected 以及 Data read from hw_ila [hw_ila_1] is corrupted...
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09-08 2万+
报错一： WARNING: [Labtools 27-3361] The debug hub core was not detected. Resolution: 1. Make sure the clock connected to the debug hub (dbg_hub) core is a free running clock and is active. 2. Make ...
vivado ila提示the debug hub core was not detected
weixin_44561071的博客
02-23 1682
我自己最终解决也是靠改动clk，因为之前在软硬件协同仿真中设置了clk后来又改动了clk，改回来就好了。查了xilinx的讨论，没多少最佳答案。下面这篇csdn基本上总结了，记录一下。
Vivado debug出现问题（The debug hub core was not detected）
betterman23的博客
10-10 6964
问题： 如上图所示，在vivado中debug出现了这个问题，明明加了ila，但警告出现问题，不会跳出调试界面。 原因：查了一圈都说是时钟有问题，按照一些博客去调整，发现还是没用。在某一个瞬间突然想起来，我这边ila得时钟接的是ZYNQ PS产生的clk，我都没上电复位PS，它哪来的时钟。 ...
vivado 错误总结1——WARING:[Labtools 27-3361] the debug hub core was not detected make sure the clock
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08-31 4814
解决办法：1）错误提示未连接到一个自由时钟，我的时钟是从XDMA引出来的，一直报这个错误是因为我先烧写了程序一直未打开Linux计算机，导致XDMA并未工作，也就是没有时钟信号。当我烧写程序前先将FPGA插入计算机并开机，之后XDMA就起作用了，再烧写程序就可以顺利打开DEBUG界面。
【vivado】ILA调试报错 The debug hub core was not detected 以及 Data read from hw_ila [hw_ila_1] is corrupted
yundanfengqing_nuc的专栏
08-07 2万+
报错一： WARNING: [Labtools 27-3361] The debug hub core was not detected. Resolution: 1. Make sure the clock connected to the debug hub (dbg_hub) core is a free running clock and is active. 2. Make sure the BSCAN_SWITCH_USER_MASK device property in Vi.
ZYNQ vivado ILA窗口无法弹出来
LTL的博客
07-19 1244
过程：ila探针信号是PL端的！，时钟也是直接是PL端的系统时钟，我直接生成比特流打开hardware，无法弹出ila。不同点：我的代码里面包含了PS端例化的system block design部分。解决：用了vitis烧录，转到vivado打开hardware就可以了。我想我这个PL部分的东西和PS也没任何关系啊，不知道根本原因是啥。最近遇到问题：ILA无法弹出来，上网寻找解决方法，均未解决。检查：时钟引脚绑定，无问题，示波器也量过。
Vivado Logic Analyzer - Warning: [Labtools 27-3123] The debug hub core was not detected at User Scan
leonzheng的博客
11-11 2154
https://support.xilinx.com/s/article/64764 TITLE Vivado Logic Analyzer - Warning: [Labtools 27-3123] The debug hub core was not detected at User Scan Chain 1 or 3 Description When programming the device in Hardware Manager for a design with ILA, I receive
【FPGA】ILA错误:Make sure the clock connected to the debug hub (dbg_hub) core is a free running clock..
壁立千仞，无欲则刚
06-17 1767
（2）如果有多个ILA，有的ILA时钟常供，有的ILA时钟可能会没有，那么通过修改自动生成的如下约束选择到常供的时钟即可。ILA的debug hub时钟需要连接到一个常供的时钟上，如果连接的时钟没有时钟即会报上述错误。（1）首先要确保所抓的信号的时钟是提供的。
Vivado dubug core被删除解决方法（The debug hub core was not detected, Dropping logic with cellname:'xxx'）
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11-09 2万+
情景描述： 使用Vivado 2017.4书写Verilog代码，并且创建debug core进行信号抓取。添加完debug core并成功Run Implementaion,在IMPLEMENTATION的结构图中可以看到相应的ila_core和hub都已经建立。在生成bit文件的时候出现warning告知debug core被丢掉了，因为没有在设备上找到相应的内容，警告截图如下： 虽然bit...
求教：VC707下载BIT程序报错 WARNING: [Labtools 27-3361] The debug hub core was not detected.
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INFO: [Labtools 27-1434] Device xc7vx485t (JTAG device index = 0) is programmed with a design that has no supported debug core(s) in it. WARNING: [Labtools 27-3361] The debug hub core was not detected. Resolution: 1. Make sure the clock connected to the d
vivado 在线逻辑分析仪 ila 无法打开的原因
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vivado----fpga硬件调试 (五) ----找不到ila核问题及解决
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WARNING: [Xicom 50-38] xicom: No CseXsdb register file specified for CseXsdb slave type: 0, cse driver version: 0. Slave initialization skipped. INFO: [Labtools 27-1434] Device xc7k410t (JTAG device
vivado ila没有信号，也不能添加
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10-02 6281
这种情况就是下载的程序不对，或者没有下进去，一般是两种情况，第一，下载了固化的bit文件，那么必须先掉电才有效。第二种，下载程序时，没有掉电就打开硬件连接了，此时没有下载新的bit文件，里面还是上一次的bit文件，但此时ila会自动打开。所以点击program device重新下载程序即可。
VIVADO 上版找不着ILA，报错[Common 17-162]
chenge6688的博客
04-24 1173
把管脚约束重新打勾，再打开xdc文件，确认ila已经添加进去。
vivado ila烧录完之后检测不到
Z_Myue的博客
07-08 1056
原因是dbg_hub的clk异常，需要用一个free running colock。添加debug信号保存之后vivado会自动选择一个设计中的时钟作为dbg_hub的clk，自动选择的clk有问题的话可以在xdc文件里修改，重新选择一个时钟。dbg_hub将多个ila code与jtag连在一起，手动选择时钟的时候可以选择所有ila code中频率最高的时钟作为dbg_hub的clk。
Vivado 在线调试之 ILA 核 解决 遇到的问题
07-24 5778
一、先把程序写上： module adv7391( input sys_clk_p, input sys_clk_n, // input wire en_clk, //27MHz // input reset_ok, input wire rst_n, // output wire mreset, output wire SCL, ...
记录VIVADO2022.1中ila打不开的问题
最新发布
weixin_63467578的博客
09-11 1031
VIVADO中ila时钟问题导致启动不了
WARNING: [Labtools 27-3361] The debug hub core was not detected. Resolution: 1. Make sure the clock connected to the debug hub (dbg_hub) core is a free running clock and is active. 2. Make sure the BSCAN_SWITCH_USER_MASK device property in Vivado Hardware Manager reflects the user scan chain setting in the design and refresh the device. To determine the user scan chain setting in the design, open the implemented design and use 'get_property C_USER_SCAN_CHAIN [get_debug_cores dbg_hub]'. For more details on setting the scan chain property, consult the Vivado Debug and Programming User Guide (UG908). WARNING: [Labtools 27-3403] Dropping logic core with cellname:'u_ila_0' from probes file, since it cannot be found on the programmed device.
06-08
这是一条警告信息，可能意味着在调试过程中出现了一些问题。提示信息建议检查调试核心连接的时钟是否处于活动状态，并确保 Vivado Hardware Manager 中的 BSCAN_SWITCH_USER_MASK 设备属性反映了设计中的用户扫描链设置。可以打开实现的设计，使用命令“get_property C_USER_SCAN_CHAIN [get_debug_cores dbg_hub]”来确定设计中的用户扫描链设置。如果需要设置扫描链属性，可以参考 Vivado Debug and Programming User Guide (UG908)。另外，还提示了一个名为“u_ila_0”的逻辑核心从探针文件中被删除了，可能是因为它在已编程设备上找不到。
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