Case
对于multi&parrallel rd/wr interface共享一片address allocation的DUT,从interface上可能没办法确认data是否已经真正写入到memeory了。这样容易造成在多套intf访问同一个address且有读有写的情况下,testbench很难知道谁先谁后,增加验证的难度
Solution
使用UVM自带mem management,从sequence上避免这一情况对testbench造成的干扰
Example
class a16b extends uvm_mem_mam_policy; ,
constrint c_user {start_offset[3:0]==0;}
endclass
对于multi&parrallel rd/wr interface共享一片address allocation的DUT,从interface上可能没办法确认data是否已经真正写入到memeory了。这样容易造成在多套intf访问同一个address且有读有写的情况下,testbench很难知道谁先谁后,增加验证的难度