ahb slave input hready_in的作用

最新推荐文章于 2024-07-10 10:53:40 发布
最新推荐文章于 2024-07-10 10:53:40 发布
阅读量7.8k 收藏 35
点赞数 6
分类专栏： AMBA spec note 文章标签： ahb hready_in slave
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
本文链接：https://blog.csdn.net/fanyongwinner/article/details/51890908
版权
由于ahb的addr phase和data phase是可以overlap的，当发生back-to-back操作的时候，会出现当前cycle是上一个slave的data phase，也是下一个slave的addr phase。
在这时如果S1的heady_out拉低，说此时我最后一个data还没准备好(read access)或还没有准备收（write access）; 而此时S2已经看到访问自己的NONSEQ，而且我已经是准备好了的，我就把hready_out拉高了。如下图所示：
这时怎么办？master端只能看到一个hready，到底看S1还是S2的呢？如果看S1，那么他在下一T还会维持NONSEQ，那么S2会认为，我上一T已经收了一个NONSEQ,又来一个NONSEQ而且addr还没递增。在S2会发生protocol fail.如果看S2的，那么S1的最后一个data会被丢掉。
如果在AHB的slave端会多出一个input 的hready_in。这个hready_in在两种作法：
1.通过一个mux，把在data phase的salve的hready_out作为输入连接到所有的slave
2.所有的slave的hready_out相与，连接到所有的slave
slave必须看到自己in_hready&hready_out，才认为一次addrr phase/data phase的成功

PS.为了防止deadlock，一般设计中slave的hready_out的default value是1


AHB总线控制单元代码（ahb_slave_if.v）
Mr.翟的博客
03-17 6711
文章目录一、AHB控制单元介绍二、代码详解 一、AHB控制单元介绍 总线的控制单元是总线与SRAM控制器连接的接口，所有AHB总线传输过来的数据信号都必须经过总线控制单元的转换处理，否则，数据信号就不能被传送到SRAM控制器，就不能很好的实现SRAM控制器与总线之间的数据传输。AHB总线控制单元主要利用了AHB协议，这里的总线控制单元在设计称为slave interface。其接口示意图如下： ...
hreadyout和hready_in的区别
weixin_42208307的博客
01-21 7609
文章目录AHB协议中slave的HREADYOUT和HREADYIN的区别没有hready_in会发生什么有hready_in会发生什么 AHB协议中slave的HREADYOUT和HREADYIN的区别 HREADYOUT：用于指示slave准备好接收master发过来的一笔传输 HREADYIN：用于指示slave的上一笔传输是否结束 没有hready_in会发生什么 由于AHB是支持pipeline传输的，所以当前的cycle会是上一个slave的data phase，也是下一个slave的ad
AHB总线中slave的两个hready信号
m0_49540263的博客
07-29 9287
一般作为AHB总线的Slave设备都有2根hready信号，一个为input类型（hready_in）， 另一个为output类型（hready_out）。在AHB总线协议中，如果Master设备发起读写操作的时候，Slave设备不能及时响应的话，由Slave设备把hready_out信号拉低来拖延DataPhase周期。但是在Pipeline操作的时候，本次操作data phase是下一次操作的address phase，所以作为Slave设备在响应Master设备的时候，必须先判断一下Master设备对
【数字IC知识】AHB的HREADY信号和突发传输
m0_55541155的博客
08-16 520
对于紧耦合SRAM来说，两者都是N+1个周期。对于DDR来说，突发传输只需要发一次命令，就可以得到连续的数据。但是多比特Single Transfer传输，DDR并不知道两比Transfer之间的地址关系，DDR的读取时序并不是完全的流水线式，这中间可能会阻塞很多个周期。将所有从机反馈给主机的HREADY_OUT信号&在一起，作为slave的HREADY_IN，那么就可以判断出是否存在slave还没有传输完成。
AHB- hreadyin 与 hreadyout
ygyglg的专栏
11-08 1692
每个 AHB 从机必须有一个 HREADY 输出才能扩展数据阶段，并且每个 AHB 从机必须有一个 HREADY 输入，以了解系统上是否有任何其他从机正在请求数据相位扩展，并且如果任何从机的输入 HREADY 为“0”，则该从机必须等待其 HREADY 输入变为“ 1'，在它可以响应任何 AHB 请求之前。A. 这是为了让总线上的所有从站都知道系统上是否有任何从站请求“扩展”数据阶段，如果是这样，那么任何其他从机可能不会开始响应任何可能与数据阶段重合的“地址”阶段。“扩展”AHB 传输的数据阶段。
AHB中Hready_in和Hready_out深入理解
weixin_51613968的博客
08-16 1万+
AHB中Hready_in的作用 【本文适用AHB Lite系统】 其他AHB协议中没有Hready_in 在AHB Slave中hready既要有输出hready_out，又要有输入hready_in，hready_out很容易理解，表示ahb slave已准备好或当前数据有效，但hready_in的作用却很容易让很多初学者蒙圈。 hready_in的作用：hready_in用于当前slave判断master对其他slave的操作是否已经完成，只有其他slave处于完成状态下，slave才能响应maste
AHB接口总线仲裁1主多从细节。关于hready in和hready out信号的理解
学而不思则罔，思而不学则殆
01-28 2468
所有slaver，只要有1个hready_out等于0，表示slaver没有准备好执行此拍操作；这时，所有slaver都不能执行此拍操作。以防止1主多从的AHB接口协议问题。 所有slaver的hreadyout，需要与之后，提供给所有slaver。 作为总线，会负责AHB的hready_out仲裁。 这应该是ahb总线的一个bug。后续解决方案，就这么流传下来了。但是arm自己不承认是bug，所以协议文档里介绍的不清不楚。记得是知乎里看到的说法。 参考： https://blog.csdn.net..
AHB中slave的ready_in和ready_out究竟区别在哪里
acmgotoac的博客
09-19 1140
1
AMBA——AHB slave设计实践
yh13572438258的博客
12-13 768
GlueLogic : TOP层只有连线，与门就是一个gluelogic TOP层 module ahb_calc_top( //input singals hclk, hresetn, hsel, hwrite, ...
AHB总线介绍[2]-hready,hburst,htrans
热门推荐
qq_52217633的博客
06-12 1万+
AHB 信号：hready,hburst,htrans
SD-Host AHB slave 接口模块
zgezi的博客
06-29 6077
sd_if 模块控制寄存器介绍信号描述verilog 实现 AHB 总线接口功能模块，CPU通过驱动软件对SD HOST控制器进行访问。(内含控制寄存器，CPU通过配置寄存器，对控制器的各个模块进行控制) 功能： 1、AHB slave接口，允许CPU访问，控制sd_host的运行方式； 2、同步逻辑，SD域产生的信号同步到AHB域供软件判断； 控制寄存器介绍 DMA_CTRL_ADDR寄存器： Size：32bis Address Offset：0x44 Read/write access：read/w
AMBA——slave的HREADY信号
m0_38037810的博客
10-19 2363
在前几天的ARM面试中，被问到总线架构，主要是AMBA那一套东西。对于AMBA之前上课学过一点，但很肤浅。为了面试上网查了一下、也看了部分协议补充了一下，但是接触的少，理解的不深入，被问到之前没遇到的东西，就被难住了。问了我slave有哪两种HREADY信号，每个都有什么用，HREADY复位之后是高还是低。 slave的HREADY信号共有两种输入HREADY和输出HREADY。 ...
AHB协议简读
major的博客
03-08 1848
ahb协议
AHB_slave中的hready和hready_out以及hready_in区别及联系
m0_71354184的博客
02-28 1061
AHB_slave中的hready和hready_out以及hready_in区别及联系
apb介绍
oldmoney
11-04 320
不能仲裁，因为是单主多从协议。典型的APB协议包括唯一的APB桥作为Master，而所有的APB模块都是APB slave。APB是最简单的AMBA总线了，功耗很低，它多用于低速外围设备和访问寄存器。不能Pipeline传输、Burst传输、Outstanding传输，数据有效时，其地址必然是当前数据的对应地址。最快只能背靠背（back to back）传输，至少2个周期传输一个数据，PSEL起来然后PENABLE起来。不能读写同时传输，因为其读写地址是共用的。带testbench。
AMBA协议介绍（2）——AHB协议
yh13572438258的博客
11-03 2999
系列文章目录 AMBA协议介绍（1）——APB协议 AMBA协议介绍（2）——AHB协议 AMBA协议介绍（3）——AXI协议 目录 系列文章目录 AMBA协议介绍（2）——AHB协议 前言 一、v2.0什么是AHB协议？ 二、AHB信号描述 1.各个信号描述 2.总线操作过程 三、AHB传输时序 1、没有等待状态和有等待状态的单次传输 2、多个单次传输的流水线操作（pipeline） 3.相关传输，涉及信号传输类型HTRANS[1:0]、数据尺寸HSIZE[2:0]、Bu
AHB协议中hreadyout和hready_in的区别
weixin_44101336的博客
07-27 2172
上面这张时序图表明master有两笔写传输，第一笔传输为slave1(s1)，传输类型为SEQ，在第一笔传输的第二个周期，也就是第一笔传输的dataphase，此时slave1没有准备好被写数据，因此把s1_hreadyout拉低，但此时slave2已经看到自己的NONSEQ传输了，而且slave2已经是准备好了的。重新拿上面的仿真图看一下，由于前一个周期的s1_hreadyout为低电平，所以s2的hready_in也为低电平，那么该周期s2不会对addr以及控制信号进行采样。就不会出现上面的问题。...
RFC 1242 基准术语用于网络互连设备
stavck的专栏
02-23 1934
Network Working Group                                 S. Bradner, EditorRequest for Comments: 1242                            Harvard UniversityJuly 1991基准术语用于网络互连设备(RFC 1242 Benchmarking terminology
【AMBA】AHB_slave的hready_in与hready_out
最新发布
qq_54177358的博客
07-10 408
假如第三个周期写S1，那么S2就要在第四个周期写数据，如下图所示:此时S2就出问题了，它的hready始终没有拉低，但平白无故的数据往后延迟了一个周期，又不是burst传输，因为连续出现了两个NOSEQ，地址又没有增加，这就造成了协议错误！在第三个周期，所有的hready_out都为高，那么hready_in也为高，在该周期会写入S1，并且S2会采样地址和控制信号，然后在第四个传输周期写入S2，这样就合理了！因此，针对这种一主多从的传输冲突问题，需要引入hready_in信号，假如第三个周期写S2呢？
生成一段AHB5 SLV接口verilog协议
03-30
以下是一段AHB5 SLV接口verilog协议： module ahb5_slv_interface ( // AHB5 Master Interface input logic HCLK, input logic HRESETn, input logic [31:0] HADDR, input logic [2:0] HPROT, input logic HTRANS, input logic HWRITE, input logic [3:0] HSIZE, input logic [3:0] HBURST, input logic [3:0] HMASTLOCK, input logic [3:0] HWDATA, output logic [3:0] HREADY, output logic [1:0] HRESP, output logic [31:0] HRDATA, output logic [3:0] HREADYOUT, // AHB5 Slave Interface output logic [31:0] HADDR_S, output logic [2:0] HPROT_S, output logic HTRANS_S, output logic HWRITE_S, output logic [3:0] HSIZE_S, output logic [3:0] HBURST_S, output logic [3:0] HMASTLOCK_S, output logic [3:0] HWDATA_S, input logic [3:0] HREADY_S, input logic [1:0] HRESP_S, input logic [31:0] HRDATA_S, input logic [3:0] HREADYOUT_S ); // AHB5 Slave Interface Signals Mapping assign HADDR_S = HADDR; assign HPROT_S = HPROT; assign HTRANS_S = HTRANS; assign HWRITE_S = HWRITE; assign HSIZE_S = HSIZE; assign HBURST_S = HBURST; assign HMASTLOCK_S = HMASTLOCK; assign HWDATA_S = HWDATA; assign HREADY_S = HREADY; assign HRESP_S = HRESP; assign HRDATA_S = HRDATA; assign HREADYOUT_S = HREADYOUT; endmodule 注释：此代码展示了一个典型的AHB5 SLV接口，包括AHB5 Master接口和AHB5 Slave接口。其中，AHB5 Master接口包括多个输入（如HCLK、HRESETn等）和输出（如HREADY、HRESP等）信号，用于控制主设备与从设备之间的数据传输。AHB5 Slave接口则包括与AHB5 Master接口相同的信号，用于控制从设备对主设备的响应。两个接口之间的信号映射通过assign语句实现。
评论
添加红包

请填写红包祝福语或标题

个

红包个数最小为10个

元

红包金额最低5元

当前余额3.43元 前往充值 >
需支付：10.00元
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包
实付元
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明：

1.余额是钱包充值的虚拟货币，按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载，可以购买VIP、付费专栏及课程。

余额充值