timescale的理解

IC小白_calvin

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分类专栏： UVM & SV note 文章标签： timescale timeformat

于 2016-07-12 14:53:02 首次发布

本文链接：https://blog.csdn.net/fanyongwinner/article/details/51889017

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本文详细探讨了Verilog中`timescale指令的作用域、影响及注意事项，强调其对编译顺序的依赖。同时，文章介绍了$timeformat指令如何控制时间打印格式，指出它并不改变仿真时间单位和精度。总结了`timescale的适用范围和优先级规则，对于解决大型项目中的编译顺序问题提出了使用`-noinherit_timescale选项的建议。

摘要由CSDN通过智能技术生成

以前接触PHY, DDR这些design里面基本都会有自己的timescale，所以造成了很多麻烦，虽然当时都迷迷糊糊解决了，最近又碰到这个问题，下决心把这个好好梳理一下。

在编译过程中，`timescale指令影响这一编译指令后面所有模块中的时延值，直至遇到另一个`timescale指令或`resetall指令。
这里要特别注意，timescale的作用域以编译顺序来的，而不是instance 层次结构。
例如：

timescale_a和timescale_b的timescale 分别是10ps/1ps, 1ps/1ps,同样的initial块代码。
1.如果编译顺序为timescale_a, timescale_b, timescale_top，我们会发现最终的结果是：
t_a.a在50ps拉起，t_b.a在5ps拉起，top.a在5ns拉起。
2.如果在1的基础上，注释掉timescale_b的timescale，发现timesclae_b的行为为timescale_a的一样，而不是instrance他的top一样。
3.在2基础上，我们把编译顺序换为timescale_a, timescale_top, timescale_b&#x