SYNOPSYS DDR VIP use note

Based on version-2016.03/2016.06
( DDR2 looks like not stable & flexiable.。 2016.03 DDR2 VIP发现了很多bug，特别是一些AC timing和protocol的ERROR误报，所以项目进行到一半还好出了2016.06版)

1.vip路径问题

       每一次generate vip,新产生的DDR_VIP的file里面其实有根据当前时刻产生VIP的根路径。如果安装VIP的根路径的变了，要么重新产生VIP，要么简单一点的方法就是去改产生的VIP里某些问题对根路径的指定。主要是改以下两个file:
.../include/sverilog/svt_source_defines.svi
.../include/sverilog/svt_ddr3_catalog.svi  svt_ddr2_catalog.svi

2.timescle

    timescale设定不会影响到DDR3的，但是DDR2必须要把timescale设定成1ps/1fs, 不然很多timming完全不对。如我原本验ddr3的时候timescale就是1ns/1ps,DDR3都能正常工作；但到DDR2时，在read时，DQS每次toggle的时间都是预期时间的1000倍，感觉他是用绝对时间去tigger dqs，而不是以clk edge。

(v2016.06在他的env pkg里面加了timescale，但