fpga 如何测量 输入clk的频率

用 输入时钟clk_in 产生同步数据 data_in;

将 data_in 进入双时钟的 FIFO ，出口的时钟为 clk_out ,出口的数据为 data_out ;

控制模块监控 FIFO 的 接近空满标志 / 数据量，根据数据量变化调节 clk_out 的频率，使 FIFO 里的数据量稳定

此时的 clk_out 即为 clk_in