文章介绍了两种方法来管理时钟缓冲器类型。方法一是通过在目标模块设置clock_buffer_type为none，并约束输入时钟inputclk1。方法二是在综合阶段设置bufg数量，但这种方法灵活性较低，需要手动添加原语。注意约束应作用于输入端，否则可能无效。
方法 1
在目标模块设置(* clock_buffer_type = “none” *) input clk1;
或者 set_property CLOCK_BUFFER_TYPE BUFG [get_ports clk]
参考 ug901 的 p47，如下
注意一定要约束到目标模块的 input，约束同一根走线的出发端或者连接线，可能不起作用
方法 2
在 synthesis 的设置页面，规定 bufg的数量和期望的 bufg 相同，工程中实际用到的 bufg 用原语生成，不过此方法不太灵活，添加代码不会再自动生成 bufg
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