Vivado综合属性系列之九 CLOCK_BUFFER_TYPE

最新推荐文章于 2024-07-13 05:46:50 发布

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分类专栏： Verilog学习笔记 Vivado知识锦集 FPGA所知所见所解文章标签： Vivado 综合属性 clockbuffertype Verilog

本文链接：https://blog.csdn.net/zyp626/article/details/130735148

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本文介绍了在FPGA设计中，如何通过CLOCK_BUFFER_TYPE属性来指定时钟缓冲器类型，如BUFG、BUFH和BUFR，以适应不同的时钟需求。提供了属性设置的模板和工程代码示例，展示了不同缓冲器类型在综合后的结果。

摘要由CSDN通过智能技术生成

一、前言

在设计中，对于时钟端口驱动时钟单元时，工具会自动综合出全局时钟BUFG连接时钟源和时钟负载。当存在全局时钟BUFG不足或者因为某些原因不想使用BUFG时，想使用其他时钟BUF如BUFH,BUFR等，可通过属性CLOCK_BUFFER_TYPE来实现。

二、CLOCK_BUFFER_TYPE

2.1 属性说明

CLOCK_BUFFER_TYPE用于指定时钟BUFFER的类型，通常未指定是，默认为BUFG，属性可直接代码中设置也可在XDC文件中使用。

使用模板：（* CLOCK_BUFFER_TYPE=VALUE*） input clk;

VALUE可设置为BUFG、BUFH、BUFR、BUFMR、BUFIO、NONE六个值，分别对应全局时钟，水平时钟，区域时钟，跨区域时钟，IO时钟，默认值。

2.2 工程代码

设计中对3个触发器使用BUFG、BUFH、BUFR作为示例

module DIRECT_ENABLE_test( d,ce,clkbufg,clkbufh,clkbufr,out );

(*CLOCK_BUFFER_TYPE="BUFG"*)input clkbufg;

(*CLOCK_BUFFER_TYPE="BUFH"*)input clkbufh;

(*CLOCK_BUFFER_TYPE="BUFR"*)input clkbufr;

input ce;

input [2:0]d;

output  out;

reg [2:0] out;

always@(posedge clkbufg)

begin

    if(ce)

        out[0]<=d[0];

end

always@(posedge clkbufh)

begin

    if(ce)

        out[1]<=d[1];

end

always@(posedge clkbufr)

begin

    if(ce)

        out[2]<=d[2];

end

endmodule