如何 锁定 布局布线

已于 2024-06-11 19:18:47 修改
阅读量395 收藏 6
点赞数 1
分类专栏： fpga原理 文章标签： fpga开发
于 2023-01-11 17:42:55 首次发布
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
本文链接：https://blog.csdn.net/gaoxcv/article/details/128648429
版权

简单的就锁定几个FF 或者几个net，还是用 直接 enter assign routing mode 然后 拷贝到xdc里  更方便。（assign routing mode 的定义在 ug904: implement）

 (* IOB="true" *) 会让寄存器锁定在port自带的寄存器中，对于端口锁定比较有用

# report timing cmd:
# 
#for {set x 0} {$x<4} {incr x} {
#    for {set y 0} {$y<2} {incr y} {
#        for {set m 0} {$m<3} {incr m} {
#            for {set n 0} {$n<4} {incr n} {
#                report_timing -to [get_pins sqpg_top/u_exe_top/dual_pin_gen\[$x\].u_dual_pin_proc/perpin_gen\[$y\].per_pin_proc/symbol_generate\[$m\].u_symbol_gen/dlyline_gen\[$n\].dly_line/reg_out_reg/C] -name   $x\_$y\_$m\_$n
#                        
#            }
#        }
#    }
#}
#for {set x 0} {$x<4} {incr x} {
#    for {set y 0} {$y<2} {incr y} {
#        for {set m 0} {$m<3} {incr m} {
#            for {set n 0} {$n<4} {incr n} {
#                set gao [expr {$x*2+$y}]
#                report_timing -from [get_pins sqpg_top/u_exe_top/dual_pin_gen\[$x\].u_dual_pin_proc/perpin_gen\[$y\].per_pin_proc/symbol_generate\[$m\].u_symbol_gen/dlyline_gen\[$n\].dly_line/reg_out_reg/Q]  \
#                              -to [get_ports o_ate320_data_p\[$gao\]]  \
#                              -name  $x\_$y\_$m\_$n          
#            }
#        }
#    }
#}


#reg_loc
#tcl_cmd :
set_property is_bel_fixed true [get_cells [list {sqpg_top/u_exe_top/dual_pin_gen[*].u_dual_pin_proc/perpin_gen[*].per_pin_proc/symbol_generate[*].u_symbol_gen/dlyline_gen[*].dly_line/FDRE_inst0}]]
set_property is_loc_fixed true [get_cells [list {sqpg_top/u_exe_top/dual_pin_gen[*].u_dual_pin_proc/perpin_gen[*].per_pin_proc/symbol_generate[*].u_symbol_gen/dlyline_gen[*].dly_line/FDRE_inst0}]]

save_constraints -force
#

set_property BEL AFF [get_cells {sqpg_top/u_exe_top/dual_pin_gen[0].u_dual_pin_proc/perpin_gen[0].per_pin_proc/symbol_generate[0].u_symbol_gen/dlyline_gen[0].dly_line/FDRE_inst0}]
set_property BEL AFF [get_cells {sqpg_top/u_exe_top/dual_pin_gen[0].u_dual_pin_proc/perpin_gen[0].per_pin_proc/symbol_generate[0].u_symbol_gen/dlyline_gen[1].dly_line/FDRE_inst0}]

set_property LOC SLICE_X0Y291 [get_cells {sqpg_top/u_exe_top/dual_pin_gen[0].u_dual_pin_proc/perpin_gen[0].per_pin_proc/symbol_generate[0].u_symbol_gen/dlyline_gen[0].dly_line/FDRE_inst0}]
set_property LOC SLICE_X0Y297 [get_cells {sqpg_top/u_exe_top/dual_pin_gen[0].u_dual_pin_proc/perpin_gen[0].per_pin_proc/symbol_generate[0].u_symbol_gen/dlyline_gen[1].dly_line/FDRE_inst0}]



#reg_2_dly
#
#tcl_cmd :
#
set_property is_route_fixed 1 [get_nets {sqpg_top/u_exe_top/dual_pin_gen[*].u_dual_pin_proc/perpin_gen[*].per_pin_proc/symbol_generate[*].u_symbol_gen/dlyline_gen[*].dly_line/dlyin }]

save_constraints -force
#
set_property FIXED_ROUTE { { CLE_CLE_L_SITE_0_AQ INT_NODE_SINGLE_DOUBLE_0_INT_OUT NN1_E_BEG0 SDNDNW_E_0_FTS INT_INT_SINGLE_55_INT_OUT INT_NODE_GLOBAL_12_OUT1 INT_NODE_IMUX_45_INT_OUT IMUX_W8 IMUXOUT8 }  } [get_nets {sqpg_top/u_exe_top/dual_pin_gen[0].u_dual_pin_proc/perpin_gen[0].per_pin_proc/symbol_generate[0].u_symbol_gen/dlyline_gen[0].dly_line/dlyin}]
set_property FIXED_ROUTE { { CLE_CLE_L_SITE_0_AQ2 INT_NODE_SINGLE_DOUBLE_44_INT_OUT NN1_E_BEG2 INT_NODE_SINGLE_DOUBLE_42_INT_OUT NN2_E_BEG1 INT_NODE_SINGLE_DOUBLE_42_INT_OUT INT_INT_SINGLE_49_INT_OUT INT_NODE_IMUX_123_INT_OUT IMUX_W17 IMUXOUT17 }  } [get_nets {sqpg_top/u_exe_top/dual_pin_gen[0].u_dual_pin_proc/perpin_gen[0].per_pin_proc/symbol_generate[0].u_symbol_gen/dlyline_gen[1].dly_line/dlyin}]



# dly_2_skewdly
#
#tcl_cmd :
#
set_property is_route_fixed 1 [get_nets {sqpg_top/u_exe_top/dual_pin_gen[*].u_dual_pin_proc/perpin_gen[*].per_pin_proc/symbol_generate[*].u_symbol_gen/dlyline_gen[*].dly_line/dlyout }]

save_constraints -force
#
set_property FIXED_ROUTE { { XIPHY_BITSLICE_TILE_354_RX_Q5 LOGIC_OUTS_R10 INT_NODE_SINGLE_DOUBLE_59_INT_OUT NN2_W_BEG2 INT_NODE_IMUX_100_INT_OUT IMUX_W28 IMUXOUT28 }  } [get_nets {sqpg_top/u_exe_top/dual_pin_gen[0].u_dual_pin_proc/perpin_gen[0].per_pin_proc/symbol_generate[0].u_symbol_gen/dlyline_gen[0].dly_line/dlyout}]
set_property FIXED_ROUTE { { XIPHY_BITSLICE_TILE_364_RX_Q5 LOGIC_OUTS_R10 INT_NODE_SINGLE_DOUBLE_59_INT_OUT NN2_W_BEG2 INT_NODE_SINGLE_DOUBLE_60_INT_OUT WW2_W_BEG3 INT_NODE_IMUX_103_INT_OUT IMUX_W37 IMUXOUT37 }  } [get_nets {sqpg_top/u_exe_top/dual_pin_gen[0].u_dual_pin_proc/perpin_gen[0].per_pin_proc/symbol_generate[0].u_symbol_gen/dlyline_gen[1].dly_line/dlyout}]


# skewdly_2_reg
#
#tcl cmd :
for {set m 0} {$m<4} {incr m} {
   for {set n 0} {$n<2} {incr n} {
       for {set x 0} {$x<3} {incr x} {
           for {set y 0} {$y<4} {incr y} {
           
               set gao [get_nodes      -of  [get_nets -of [get_pins    sqpg_top/u_exe_top/dual_pin_gen\[$m\].u_dual_pin_proc/perpin_gen\[$n\].per_pin_proc/symbol_generate\[$x\].u_symbol_gen/dlyline_gen\[$y\].dly_line/reg_out_reg/C]] \
               -from   [get_site_pins  -of  [get_pins                  sqpg_top/u_exe_top/dual_pin_gen\[$m\].u_dual_pin_proc/perpin_gen\[$n\].per_pin_proc/symbol_generate\[$x\].u_symbol_gen/dlyline_gen\[$y\].dly_line/IDELAYE3_step2/DATAOUT]] \
               -to     [get_site_pins  -of  [get_pins                  sqpg_top/u_exe_top/dual_pin_gen\[$m\].u_dual_pin_proc/perpin_gen\[$n\].per_pin_proc/symbol_generate\[$x\].u_symbol_gen/dlyline_gen\[$y\].dly_line/reg_out_reg/C]]]
               
               
               set_property FIXED_ROUTE  $gao  [get_nets -of [get_pins sqpg_top/u_exe_top/dual_pin_gen\[$m\].u_dual_pin_proc/perpin_gen\[$n\].per_pin_proc/symbol_generate\[$x\].u_symbol_gen/dlyline_gen\[$y\].dly_line/reg_out_reg/C]]
           }
       }
   }
}   

save_constraints -force
#
set_property FIXED_ROUTE { { XIPHY_BITSLICE_TILE_359_RX_Q5 LOGIC_OUTS_R10 INT_NODE_QUAD_LONG_59_INT_OUT WW12_BEG1 INT_NODE_QUAD_LONG_72_INT_OUT SS16_BEG0 INT_NODE_QUAD_LONG_119_INT_OUT SS5_BEG0 INT_NODE_QUAD_LONG_119_INT_OUT SS5_BEG0 INT_NODE_QUAD_LONG_87_INT_OUT SS4_BEG0 INT_NODE_SINGLE_DOUBLE_71_INT_OUT EE2_E_BEG0 INT_NODE_QUAD_LONG_72_INT_OUT EE4_BEG2 INT_NODE_GLOBAL_14_OUT1 CTRL_W_B4 }  } [get_nets {sqpg_top/u_exe_top/dual_pin_gen[0].u_dual_pin_proc/perpin_gen[0].per_pin_proc/symbol_generate[0].u_symbol_gen/dlyline_gen[0].dly_line/reg_clk}]
set_property FIXED_ROUTE { { XIPHY_BITSLICE_TILE_369_RX_Q5 LOGIC_OUTS_R24 INT_NODE_QUAD_LONG_83_INT_OUT EE12_BEG6 INT_NODE_QUAD_LONG_67_INT_OUT SS12_BEG3 INT_NODE_QUAD_LONG_100_INT_OUT SS16_BEG3 QLNDSW_E_15_FTN SS4_BEG0 INT_NODE_SINGLE_DOUBLE_71_INT_OUT EE2_E_BEG0 INT_NODE_QUAD_LONG_72_INT_OUT EE4_BEG2 INT_NODE_GLOBAL_14_OUT1 CTRL_W_B5 }  } [get_nets {sqpg_top/u_exe_top/dual_pin_gen[0].u_dual_pin_proc/perpin_gen[0].per_pin_proc/symbol_generate[0].u_symbol_gen/dlyline_gen[1].dly_line/reg_clk}]


#reg_loc
#
#tcl cmd
#
set_property is_bel_fixed true [get_cells [list {sqpg_top/u_exe_top/dual_pin_gen[*].u_dual_pin_proc/perpin_gen[*].per_pin_proc/symbol_generate[*].u_symbol_gen/dlyline_gen[*].dly_line/reg_out_reg}]]
set_property is_loc_fixed true [get_cells [list {sqpg_top/u_exe_top/dual_pin_gen[*].u_dual_pin_proc/perpin_gen[*].per_pin_proc/symbol_generate[*].u_symbol_gen/dlyline_gen[*].dly_line/reg_out_reg}]]

save_constraints -force
#
set_property BEL DFF2 [get_cells {sqpg_top/u_exe_top/dual_pin_gen[0].u_dual_pin_proc/perpin_gen[0].per_pin_proc/symbol_generate[0].u_symbol_gen/dlyline_gen[0].dly_line/reg_out_reg}]
set_property BEL HFF2 [get_cells {sqpg_top/u_exe_top/dual_pin_gen[0].u_dual_pin_proc/perpin_gen[0].per_pin_proc/symbol_generate[0].u_symbol_gen/dlyline_gen[1].dly_line/reg_out_reg}]

set_property LOC SLICE_X11Y241 [get_cells {sqpg_top/u_exe_top/dual_pin_gen[0].u_dual_pin_proc/perpin_gen[0].per_pin_proc/symbol_generate[0].u_symbol_gen/dlyline_gen[0].dly_line/reg_out_reg}]
set_property LOC SLICE_X13Y242 [get_cells {sqpg_top/u_exe_top/dual_pin_gen[0].u_dual_pin_proc/perpin_gen[0].per_pin_proc/symbol_generate[0].u_symbol_gen/dlyline_gen[1].dly_line/reg_out_reg}]


#reg_2_lut1
#
#tcl cmd :
for {set m 0} {$m<4} {incr m} {
   for {set n 0} {$n<2} {incr n} {
       for {set x 0} {$x<3} {incr x} {
           for {set y 0} {$y<4} {incr y} {
           
               set gao [get_nodes      -of [get_nets -of [ get_pins    sqpg_top/u_exe_top/dual_pin_gen\[$m\].u_dual_pin_proc/perpin_gen\[$n\].per_pin_proc/symbol_generate\[$x\].u_symbol_gen/dlyline_gen\[$y\].dly_line/reg_out_reg/Q]] \
               -from   [get_site_pins  -of [get_pins                   sqpg_top/u_exe_top/dual_pin_gen\[$m\].u_dual_pin_proc/perpin_gen\[$n\].per_pin_proc/symbol_generate\[$x\].u_symbol_gen/dlyline_gen\[$y\].dly_line/reg_out_reg/Q]] \
               -to     [get_site_pins  -of [get_pins                   sqpg_top/u_exe_top/dual_pin_gen\[$m\].u_dual_pin_proc/perpin_gen\[$n\].per_pin_proc/symbol_generate\[$x\].u_symbol_gen/LUT5_inst/I$y]]]
               
               
               set_property FIXED_ROUTE  $gao  [get_nets -of [get_pins sqpg_top/u_exe_top/dual_pin_gen\[$m\].u_dual_pin_proc/perpin_gen\[$n\].per_pin_proc/symbol_generate\[$x\].u_symbol_gen/dlyline_gen\[$y\].dly_line/reg_out_reg/Q]]
           }
       }
   }
}    
save_constraints -force
#
set_property FIXED_ROUTE { { CLE_CLE_M_SITE_0_DQ2 SDNDNW_W_0_FTS WW2_W_BEG0 SDNDSW_W_0_FTS SS2_W_BEG0 INT_NODE_SINGLE_DOUBLE_87_INT_OUT SS2_W_BEG0 INT_NODE_QUAD_LONG_87_INT_OUT SS16_BEG0 INT_NODE_QUAD_LONG_73_INT_OUT SS5_BEG1 INT_NODE_QUAD_LONG_89_INT_OUT EE4_BEG2 INT_NODE_SINGLE_DOUBLE_72_INT_OUT SS1_E_BEG1 INODE_1_E_3_FTS BOUNCE_E_1_FTS INT_NODE_IMUX_9_INT_OUT IMUX_E11 }  }                                                                          [get_nets -of [get_pins sqpg_top/u_exe_top/dual_pin_gen[0].u_dual_pin_proc/perpin_gen[0].per_pin_proc/symbol_generate[0].u_symbol_gen/dlyline_gen[0].dly_line/reg_out_reg/Q]]
set_property FIXED_ROUTE { { CLE_CLE_M_SITE_0_HQ2 INT_NODE_QUAD_LONG_95_INT_OUT SS16_BEG2 INT_NODE_QUAD_LONG_66_INT_OUT SS5_BEG5 INT_NODE_QUAD_LONG_82_INT_OUT SS4_BEG5 INT_NODE_SINGLE_DOUBLE_98_INT_OUT SS2_E_BEG6 INT_NODE_SINGLE_DOUBLE_100_INT_OUT SS1_E_BEG7 INT_NODE_IMUX_18_INT_OUT IMUX_E15 }  }                                                                                                                                                           [get_nets -of [get_pins sqpg_top/u_exe_top/dual_pin_gen[0].u_dual_pin_proc/perpin_gen[0].per_pin_proc/symbol_generate[0].u_symbol_gen/dlyline_gen[1].dly_line/reg_out_reg/Q]]



#lut1_loc
#
#tcl_cmd :
#
set_property is_bel_fixed true [get_cells [list {sqpg_top/u_exe_top/dual_pin_gen[*].u_dual_pin_proc/perpin_gen[*].per_pin_proc/symbol_generate[*].u_symbol_gen/LUT5_inst}]]
set_property is_loc_fixed true [get_cells [list {sqpg_top/u_exe_top/dual_pin_gen[*].u_dual_pin_proc/perpin_gen[*].per_pin_proc/symbol_generate[*].u_symbol_gen/LUT5_inst}]]

save_constraints -force
#
set_property BEL G6LUT [get_cells {sqpg_top/u_exe_top/dual_pin_gen[0].u_dual_pin_proc/perpin_gen[0].per_pin_proc/symbol_generate[0].u_symbol_gen/LUT5_inst}]
set_property BEL F6LUT [get_cells {sqpg_top/u_exe_top/dual_pin_gen[0].u_dual_pin_proc/perpin_gen[0].per_pin_proc/symbol_generate[1].u_symbol_gen/LUT5_inst}]

set_property LOC SLICE_X14Y214 [get_cells {sqpg_top/u_exe_top/dual_pin_gen[0].u_dual_pin_proc/perpin_gen[0].per_pin_proc/symbol_generate[0].u_symbol_gen/LUT5_inst}]
set_property LOC SLICE_X14Y214 [get_cells {sqpg_top/u_exe_top/dual_pin_gen[0].u_dual_pin_proc/perpin_gen[0].per_pin_proc/symbol_generate[1].u_symbol_gen/LUT5_inst}]

#lut1_2_lut2
#
#tcl cmd :
for {set m 0} {$m<4} {incr m} {
   for {set n 0} {$n<2} {incr n} {
       for {set x 0} {$x<3} {incr x} {
           for {set y 0} {$y<4} {incr y} {
           
               set gao [get_nodes      -of  [get_nets -of [get_pins     sqpg_top/u_exe_top/dual_pin_gen\[$m\].u_dual_pin_proc/perpin_gen\[$n\].per_pin_proc/symbol_generate\[$x\].u_symbol_gen/LUT5_inst/O]] \
               -to     [get_site_pins  -of  [get_pins                   sqpg_top/u_exe_top/dual_pin_gen\[$m\].u_dual_pin_proc/perpin_gen\[$n\].per_pin_proc/LUT6_inst/I$x]]]
               
               
               set_property FIXED_ROUTE  $gao  [get_nets -of [get_pins sqpg_top/u_exe_top/dual_pin_gen\[$m\].u_dual_pin_proc/perpin_gen\[$n\].per_pin_proc/symbol_generate\[$x\].u_symbol_gen/LUT5_inst/O]]
           }
       }
   }
}   

save_constraints -force
#
set_property FIXED_ROUTE { { CLE_CLE_L_SITE_0_G_O INT_NODE_SINGLE_DOUBLE_35_INT_OUT INT_INT_SINGLE_53_INT_OUT INT_NODE_GLOBAL_7_OUT0 INT_NODE_IMUX_19_INT_OUT IMUX_E10 }  } [get_nets {sqpg_top/u_exe_top/dual_pin_gen[0].u_dual_pin_proc/perpin_gen[0].per_pin_proc/symbol_generate[0].u_symbol_gen/symb_out_0}]
set_property FIXED_ROUTE { { CLE_CLE_L_SITE_0_F_O INT_NODE_SINGLE_DOUBLE_33_INT_OUT NN1_E_BEG4 INT_NODE_IMUX_7_INT_OUT BOUNCE_E_11_FTS INT_NODE_IMUX_24_INT_OUT IMUX_E14 }  } [get_nets {sqpg_top/u_exe_top/dual_pin_gen[0].u_dual_pin_proc/perpin_gen[0].per_pin_proc/symbol_generate[1].u_symbol_gen/symb_out_1}]


#lut2_loc
#
#tcl cmd :
#
set_property is_bel_fixed true [get_cells [list {sqpg_top/u_exe_top/dual_pin_gen[*].u_dual_pin_proc/perpin_gen[*].per_pin_proc/LUT6_inst}]]
set_property is_loc_fixed true [get_cells [list {sqpg_top/u_exe_top/dual_pin_gen[*].u_dual_pin_proc/perpin_gen[*].per_pin_proc/LUT6_inst}]]

save_constraints -force
#
set_property BEL H6LUT 		[get_cells {sqpg_top/u_exe_top/dual_pin_gen[0].u_dual_pin_proc/perpin_gen[0].per_pin_proc/LUT6_inst}]
set_property BEL H6LUT 		[get_cells {sqpg_top/u_exe_top/dual_pin_gen[0].u_dual_pin_proc/perpin_gen[1].per_pin_proc/LUT6_inst}]

set_property LOC SLICE_X14Y214 [get_cells {sqpg_top/u_exe_top/dual_pin_gen[0].u_dual_pin_proc/perpin_gen[0].per_pin_proc/LUT6_inst}]
set_property LOC SLICE_X7Y236  [get_cells {sqpg_top/u_exe_top/dual_pin_gen[0].u_dual_pin_proc/perpin_gen[1].per_pin_proc/LUT6_inst}]


# lut2_2_otherpin




# per dlyline XOR Lut_loc  for DRC error
#
# tcl_cmd :
#
for {set m 0} {$m < 4} {incr m} { 
    for {set n 0} {$n < 2} {incr n} { 
        for {set x 0} {$x < 3} {incr x} { 
            for {set y 0} {$y < 4} {incr y} { 
                set_property is_bel_fixed true \
                [get_cells -of [lindex [get_pins -of [get_nets -of [get_pins \
                sqpg_top/u_exe_top/dual_pin_gen\[$m\].u_dual_pin_proc/perpin_gen\[$n\].per_pin_proc/symbol_generate\[$x\].u_symbol_gen/dlyline_gen\[$y\].dly_line/reg_out_reg/D]]] 1 ]]
            }
        }
    }
}
for {set m 0} {$m < 4} {incr m} { 
    for {set n 0} {$n < 2} {incr n} { 
        for {set x 0} {$x < 3} {incr x} { 
            for {set y 0} {$y < 4} {incr y} { 
                set_property is_loc_fixed true \
                [get_cells -of [lindex [get_pins -of [get_nets -of [get_pins \
                sqpg_top/u_exe_top/dual_pin_gen\[$m\].u_dual_pin_proc/perpin_gen\[$n\].per_pin_proc/symbol_generate\[$x\].u_symbol_gen/dlyline_gen\[$y\].dly_line/reg_out_reg/D]]] 1 ]]
             }
        }
    }
}

save_constraints -force
#
set_property BEL D5LUT [get_cells -of  [get_pins -filter {NAME !~ "*reg_out_reg*"} -of [get_nets -of [get_pins sqpg_top/u_exe_top/dual_pin_gen[0].u_dual_pin_proc/perpin_gen[0].per_pin_proc/symbol_generate[0].u_symbol_gen/dlyline_gen[0].dly_line/reg_out_reg/D]] ]]
set_property BEL H5LUT [get_cells -of  [get_pins -filter {NAME !~ "*reg_out_reg*"} -of [get_nets -of [get_pins sqpg_top/u_exe_top/dual_pin_gen[0].u_dual_pin_proc/perpin_gen[0].per_pin_proc/symbol_generate[0].u_symbol_gen/dlyline_gen[1].dly_line/reg_out_reg/D]] ]]

set_property LOC SLICE_X11Y241 [get_cells -filter {NAME !~ "*reg_out_reg*"} -of  [get_pins -of [get_nets -of [get_pins sqpg_top/u_exe_top/dual_pin_gen[0].u_dual_pin_proc/perpin_gen[0].per_pin_proc/symbol_generate[0].u_symbol_gen/dlyline_gen[0].dly_line/reg_out_reg/D]] ]]
set_property LOC SLICE_X13Y242 [get_cells -filter {NAME !~ "*reg_out_reg*"} -of  [get_pins -of [get_nets -of [get_pins sqpg_top/u_exe_top/dual_pin_gen[0].u_dual_pin_proc/perpin_gen[0].per_pin_proc/symbol_generate[0].u_symbol_gen/dlyline_gen[1].dly_line/reg_out_reg/D]] ]]




# per dlyline XOR Lut to reg_out  
#
# tcl_cmd :
#
#for {set m 0} {$m<4} {incr m} {
#   for {set n 0} {$n<2} {incr n} {
#       for {set x 0} {$x<3} {incr x} {
#           for {set y 0} {$y<4} {incr y} {
#           
#               set gao [get_nodes      -of  [get_nets -of [get_pins sqpg_top/u_exe_top/dual_pin_gen\[$m\].u_dual_pin_proc/perpin_gen\[$n\].per_pin_proc/symbol_generate\[$x\].u_symbol_gen/dlyline_gen\[$y\].dly_line/reg_out_reg/D]] 
#               
#               
#               set_property FIXED_ROUTE  $gao  [get_nets -of [get_pins sqpg_top/u_exe_top/dual_pin_gen\[$m\].u_dual_pin_proc/perpin_gen\[$n\].per_pin_proc/symbol_generate\[$x\].u_symbol_gen/dlyline_gen\[$y\].dly_line/reg_out_reg/D]]
#           }
#       }
#   }
#}   
#
#save_constraints -force
#
# nothing  for this version ,because they are always in same slice


#  evenpin_lut2_to_odd_pin_lut2 routing fix for pmux
#
#tcl cmd :
#
for {set m 0} {$m<4} {incr m} {
           
    set gao [get_nodes      -of  [get_nets -of [get_pins     sqpg_top/u_exe_top/dual_pin_gen\[$m\].u_dual_pin_proc/perpin_gen[1].per_pin_proc/LUT6_inst/O]] \
    -to     [get_site_pins  -of  [get_pins                   sqpg_top/u_exe_top/dual_pin_gen\[$m\].u_dual_pin_proc/perpin_gen[0].per_pin_proc/LUT6_inst/I4]]]
    
    set_property FIXED_ROUTE  $gao  [get_nets -of [get_pins sqpg_top/u_exe_top/dual_pin_gen\[$m\].u_dual_pin_proc/perpin_gen[1].per_pin_proc/LUT6_inst/O]]
}   

save_constraints -force
#
set_property FIXED_ROUTE { { CLE_CLE_M_SITE_0_H_O INT_NODE_QUAD_LONG_117_INT_OUT SS16_BEG3 INT_NODE_QUAD_LONG_84_INT_OUT EE4_BEG12 INT_NODE_QUAD_LONG_2_INT_OUT EE4_BEG10 INT_NODE_QUAD_LONG_65_INT_OUT SS4_BEG5 INT_NODE_SINGLE_DOUBLE_66_INT_OUT SS2_E_BEG5 INT_NODE_IMUX_79_INT_OUT IMUX_E39 }  } 																																					[get_nets {sqpg_top/u_exe_top/dual_pin_gen[0].u_dual_pin_proc/perpin_gen[1].per_pin_proc/o_pin_dout[0]}]
set_property FIXED_ROUTE { { CLE_CLE_M_SITE_0_HMUX INT_NODE_QUAD_LONG_62_INT_OUT NN5_BEG3 INT_NODE_QUAD_LONG_46_INT_OUT NN4_BEG4 INT_NODE_QUAD_LONG_62_INT_OUT NN16_BEG1 INT_NODE_QUAD_LONG_14_INT_OUT NN12_BEG2 INT_NODE_QUAD_LONG_1_INT_OUT NN5_BEG5 INT_NODE_SINGLE_DOUBLE_3_INT_OUT NN1_E_BEG6 INT_NODE_SINGLE_DOUBLE_35_INT_OUT NN2_E_BEG5 INT_NODE_SINGLE_DOUBLE_35_INT_OUT NN2_E_BEG5 INT_NODE_IMUX_81_INT_OUT IMUX_E39 }  } 					[get_nets {sqpg_top/u_exe_top/dual_pin_gen[1].u_dual_pin_proc/perpin_gen[1].per_pin_proc/o_pin_dout[0]}]
set_property FIXED_ROUTE { { CLE_CLE_L_SITE_0_H_O INT_NODE_QUAD_LONG_5_INT_OUT NN16_BEG3 INT_NODE_QUAD_LONG_53_INT_OUT NN12_BEG3 INT_NODE_QUAD_LONG_19_INT_OUT EE4_BEG12 INT_NODE_QUAD_LONG_2_INT_OUT EE4_BEG10 INT_NODE_SINGLE_DOUBLE_15_INT_OUT NN2_E_BEG4 INT_NODE_SINGLE_DOUBLE_1_INT_OUT NN1_E_BEG5 INT_NODE_IMUX_76_INT_OUT IMUX_E39 }  } 																										[get_nets {sqpg_top/u_exe_top/dual_pin_gen[2].u_dual_pin_proc/perpin_gen[1].per_pin_proc/o_pin_dout[0]}]
set_property FIXED_ROUTE { { CLE_CLE_M_SITE_0_HMUX INT_NODE_SINGLE_DOUBLE_94_INT_OUT EE2_W_BEG4 INT_NODE_QUAD_LONG_81_INT_OUT SS5_BEG5 INT_NODE_QUAD_LONG_82_INT_OUT SS4_BEG5 INT_NODE_SINGLE_DOUBLE_98_INT_OUT SS1_E_BEG6 INT_NODE_IMUX_79_INT_OUT IMUX_E39 }  } 																																														[get_nets {sqpg_top/u_exe_top/dual_pin_gen[3].u_dual_pin_proc/perpin_gen[1].per_pin_proc/o_pin_dout[0]}]



# fixed routing used bels
set_property prohibit 1 [get_bels SLICE_X7Y237/CFF2]
set_property prohibit 1 [get_bels SLICE_X9Y144/HFF2]

如果要约束的 driver node 在第一个slice 里就分叉，如下图所示

那么，在 enter assign routing mode 模式中会提示 右下角的 Unable assign routing 告警 ,点击此告警会提示如下信息，表示驱动端分叉了

此时 点击 Assign routing 按钮会提示如下错误，不能生成约束路径。

如果下面的命令自动获取驱动端分叉了的的路径 ，则 结果 会添加额外的 GAP 描述

需要 筛选出 想要的路径后删除此 GAP 标志。如果未删除此 GAP 标值，在routing 阶段会报错如下并中断 routing：

大批量锁定参考以下

Vivado设计锁定与增量编译（附工程）

先打开用 vivado 直接打开 implement.dcp , 然后在tcl中输入以下指令：

lock_design  -level  routing  xxx_module

如果是模块就直接写模块名字，会直接锁定整个模块

如果是线或者原件，就 [get_cells xxx] 或者 [get_nets xxx],每次只能约束一个寄存器或者一条线

此时 lock_design 结果暂存在电脑内存里，然后点击保存，约束后的内容将会保存在dcp文件中，然后用增量编译调用此 dcp文件。不过这样用增量编译很有可能会报布线冲突，不是 lock_design 设计的用法,不推荐。

lock_design 命令本来是在 hierarchy design 设计方法中用到的，此方法的具体介绍为 UG835 的 P059和 ug905，即 ooc 方法，先把各个子模块 implement完成，然后读入到总工程中，在读入后用 lock_design 指定读入的 各个 dcp 需要保留的范围， - level logical 即布局和布线都不保留，-level placement 是默认选项，只保留dcp里的布局， -level routing 是布局和布线都保留，但是布线在大工程中可能会和其他 dcp 的连接线冲突，合在一起后可能会打架，所以在使用 -level routing时要求之前生成dcp要包含 pblock约束，并且添加 contain_routing 约束（其他模块的布线不能进来此pblock）

gaoxcv
关注
专栏目录
cadence Allegro 模块化布局布线
09-26
Cadence Allegro是一款广泛使用的PCB设计软件，其模块化布局布线功能是提高设计效率和重用性的重要工具。本教程重点介绍了如何利用Allegro实现硬件设计的模块化，以便于在多个项目中重复使用已设计好的模块，简化...
如何在vivado中一次性锁定指定模块的全部布局布线
weixin_43778388的博客
06-18 1270
此命令的详细解释在 UG835 的 P059。
Vivado使用入门之二:网表物理约束
zyp626的博客
08-16 1771
物理约束包括I/O位置约束，网表单元约束，布局约束，布线约束，约束的内容是保存在XDC(Xilinx Design Constraints)文件或Tcl脚本中，在打开工程时被加载进入工程中，载入工程后也可以对约束进行修改。布线约束主要是对net的布线资源进行控制，效果和Vivado工具直接布线相同。在device中对ff_s1_reg和ff_s2_reg进行位置约束后，在右侧的layers->nets中可知无布线约束的net为unrouted net，显示深红色，ff_s1在device中为图中的斜线。
FPGA设计中的固定位置约束有哪些
最新发布
weixin_41230430的博客
09-08 855
在FPGA设计中，固定位置约束（也称为布局约束）是设计者用来精确控制FPGA内部对象（如引脚、逻辑单元、内存块等）物理位置的一种手段。这些约束有助于优化设计的性能、减少布线延迟、满足特定的电气要求或满足特定的物理布局需求。
Vivadoz中增量编译与设计锁定
OpenFPGA的博客
01-25 1620
关于增量编译所谓增量实现，更严格地讲是增量布局和增量布线。它是在设计改动较小的情形下参考原始设计的布局、布线结果，将其中未改动的模块、引脚和网线等直接复用，而对发生改变的部分重新布局、布线...
在Vivado中，使用锁定增量编译技术进行增量综合布局布线
FPGA/MATLAB学习教程/源码/项目合作开发
03-02 2704
为了实现对FPGA系统的place、route的锁定，只通过vivado中setting中的增量设置是不够的，这里需要加入锁定设计。其具体步骤如下： 打开vivado软件，在弹出的界面中，选择如下菜单： 选择已经被布局布线过的工程中的如下文件： 打开之后，可以看到dcp文件的效果图： 打开后，在TCL Console中输入：“lock_design –level routing”，然后按回车，做完这一步后，设计就锁定好了，dcp文件就可以用了...
PCB布局布线的一些技巧.pdf
07-25
在这样的行业环境中，PCB布局布线工作除了依赖设计者的经验外，EDA（电子设计自动化）工具的发展也极大提升了设计效率和质量，特别是使用EDA工具的便捷功能，能够更高效地完成布局布线任务，同时减轻工作量和复杂度...
使用Cadence布局布线常见问题详解
11-23
Cadence是一款广泛应用于电子设计自动化（EDA）领域的软件，主要用于集成电路设计中的布局布线工作。在实际使用过程中，用户可能会遇到各种问题，本篇将详细阐述这些常见问题及其解决方案。 一、Cadence软件安装与...
pcb layout中PCI总线布局布线的看法
07-19
在进行PCB layout设计时，PCI总线布局布线是一项技术性较强的工作，它对信号的完整性和系统的稳定性有着重要的影响。根据所提供的文件内容，我们从多个方面对PCI总线布局布线的要求和方法进行分析，以期为PCB设计...
vivado布局分析
cckkppll的博客
11-04 965
vivado布局分析
VIVADO如何手动布局布线
flomingo1的专栏
10-12 1万+
手动锁定方法： implementation------sch-----fixed routing 手动布线： implementation----open ---------floorplanning -----leafcells -----mark/highlight ------move. 1，VIVADO如何手动布局布线 我现在设计了一个延时模块，应用后需...
VIVADO之手动布局布线
wang__shenli的博客
04-12 2180
手动布线
FPGA设计进阶3--FPGA物理约束
Archar_Saber的博客
03-22 8674
Reference: Xilinx FPGA权威设计指南 Xilinx Vivado集成开发环境为设计者提供了通过设置FPGA内对象的属性实现对FPGA内对象进行约束的物理约束。这些约束包括： （1）I/O约束，如位置和I/O标准 （2）布局约束，如单元的位置 （3）布线约束，如固定的布线 （4）配置约束，如配置模式 对于大多数的物理约束，其语法格式表示为： set_property <property><value><object_list&g...
Vivado设计锁定与增量编译
Kevin
08-12 6567
本文针对Vivado中实现的逻辑锁定和增量编译进行的工程实例介绍，文中有对应工程的下载地址。友情提示：（1）增量编译只允许修改当前工程不超过5%的时候才有效，一般应用于较大工程添加修改chipscope监测信号使用；（2）逻辑模块锁定不是解决时序问题的最终办法，仅用来确认某些FPGA管脚的时序问题，实际中常常采用原语例化BUFG之类的处理模块来解决，而内部模块的时序问题还是需要必须认真的修正的！...
Vivado 布局布线约束之pblock
crjmail的博客
01-04 1428
布局约束Pblock设置方法
CMake命令之set_property和get_property
热门推荐
山庄来客的专栏
06-06 2万+
set_property:在指定域中设置一个命名属性 set_property(                 DIRECTORY [dir]                   |                 TARGET    [target1 [target2 ...]] |                 SOURCE    [src1 [src2 ...]]       |
vivado中bit文件怎么没有生成_[走近FPGA]之工具篇（上）-Vivado
weixin_39627405的博客
11-20 3244
工具简介在本专栏之前发布的一篇知乎文章中，已经对SoC设计实验需要用到的相关软件工具进行了简单的介绍，文章链接如下：人生状态机：如何高效利用Arm DesignStart计划开放的处理器核-工具篇​zhuanlan.zhihu.com由于SoC设计实验中既包含硬件的实现（Arm Cortex M系列处理器软核、总线互联模块、各种外设），也包含软件的实现（运行在处理器上的程序），因此在开发过程中需要...
xilinx vivado 设置多核多线程加快综合、布局布线、仿真速度的方法
shawn的FPGA圈
07-25 2万+
加快vivado布局布线速度的多核编译方法 在tcl中执行下面的语句 set param general.maxThreads n来设置，n是你的CPU线程数。 在设置之后你可以通过get_param general.maxThreads 指令来确认是否成功设置， 加快vivado综合速度的多核编译方法 操作方法与上面加快布局布线的方法一样。 实际发现效果并不是很明显，官方论坛中提到只有在LINUX上才能发挥8核以上的效能，而且8核以上的效能提升并不明显。 加快vivado仿真.
评论
添加红包

请填写红包祝福语或标题

个

红包个数最小为10个

元

红包金额最低5元

当前余额3.43元 前往充值 >
需支付：10.00元
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包
实付元
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明：

1.余额是钱包充值的虚拟货币，按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载，可以购买VIP、付费专栏及课程。

余额充值