FPGA知识点---同步/异步逻辑

同步逻辑：
时钟之间有固定的因果关系，各触发器的是何种端全部连接在一起，并接在系统时钟端，只有当时钟脉冲到来时，电路的状态才能改变。
异步逻辑：
各时钟之间没有固定的因果关系。电路状态的改变由外部输入的变化直接引起。
同步电路：
存储电路中所有触发器的是何种输入都接在一个时钟脉冲源，因为所有触发器的状态的变化都与所加时钟脉冲信号同步。
异步电路：
电路没有统一的时钟，有些触发器的时钟输入端与时钟脉冲相连，只有这些触发器的状态与时钟脉冲同步，而其他的触发器的状态不与时钟脉冲同步。

在设计可综合模块时，避免使用异步时序逻辑，这不但因为许多综合器不支持异步时序逻辑的综合，而且也因为**异步时序逻辑确实很难来控制由组合逻辑和延迟所产生的冒险和竞争。**当电路复杂度增加时，异步时序逻辑无法调试。工艺的细微变化也会造成异步时序逻辑电路的失效。因为异步时序逻辑中的触发条件很随意，任何时刻都有可能发生，所以记录状态的寄存器的输出在任何时刻都有可能发生变化。而同步时序逻辑中的触发器输入至少可以维持一个时钟后才会发生第二次触发。这是一个非常重要的差别，因为我们可以利用这一个时钟的时间在下一次触发信号来到前，为电路状态的改变创造一个稳定可靠的条件。