Virtual Clock是指没有时钟源的时钟，常用于接口时序约束，允许在不影响真实时钟的情况下指定时钟网络延迟。使用Virtual Clock的好处在于可以避免在时钟树存在时对路径检查过于严格，尤其是在时钟网络延迟为0的场景下。通过设置Virtual Clock的延迟，可以精确控制路径时序，而在真实时钟（Real Clock）中，这可能导致不必要的时序影响。在集成电路设计中，Virtual Clock提供了一种更灵活的时序约束方法，特别是在时钟树合成（CTS）后调整时钟延迟的场景。
什么是virtual clock
指的是没有定义source（时钟源）的时钟。通常用于对interface timing的约束，相关的sdc命令为set_input_delay set_output_delay。（相对应，定义了source（时钟源）的时钟，就是real clock）
示例：
create_clock -name VCLK -period 10
为什么要用virtual clock
简单的说，设置virtual clock的好处就是可以在不影响real clock的情况下，指定clock的clock network delay。
我们知道，clock latency包括了clock source latency和clock network delay。当BLOCK中没有做clock tree 的时候，clock network delay 等于0， 这时候，RegA到PORT这个path来说，用virtual clock还是用real clock， 效果都是一样的。
但是，当BLOCK到了CTS阶段后，因为有BLOCK内部有clock network delay的存在，而RegB仅仅是
最低0.47元/天 解锁文章
3744
被折叠的 条评论
为什么被折叠?
到【灌水乐园】发言
