[SV]Verilog中用generate對module進行複製

              Verilog中用generate對module進行複製

 

        前言：在设计中，很多情况下需要编写很多结构相同但是参数不同的赋值语句或者逻辑语句，如果在参数量很大的的情况下，原本的列举就会显得心有余而力不足。c语言中常用for语句来解决此类问题，verilog则为我们提供了generate语句。generate语句的最主要功能就是对module、reg、assign、always、task等语句或者模块进行复制。generate语句有generate_for、generate_if、generate_case三种，本文將對這三種語句的用法進行詳解。

 

一、使用generate for例化指定數量的module

 1.1、下面是一個generate for使用的例子

module nbit_xor#(
  parameter SIZE = 16
) (
  input [(SIZE-1):0]     a;
  input [(SIZE-1):0]     b;
  output [(SIZE-1):0]    y;
);

  //這種類型的變量只能用於generate模塊的循環中
  genvar gvr_i;

  generate
    //xor_inst是generate循環的實例名稱，將來會是instance中的一個層次
    for(gvr_i = 0; gvr_i < SIZE; gvr_i = gvr_i + 1) begin: xor_inst
      //將來每一層都會有一個u_xor的實例  
      xor u_xor(y[gvr_i], a[gvr_i], b[gvr_i]);
    end
  endgenerate

endmodule

//實例化後的結果如下
//xor_inst[0].u_xor(y[0], a[0], b[0]);
//xor_inst[1].u_xor(y[1], a[0], b[1]);
//xor_inst[2].u_xor(y[2], a[0], b[2]);

 1.2、實例分析

• generate for中的循環變量必須是genvar類型，相當於整型
• generate for() begin之後需要指定一個label_name，在生成的電路中對應於一個Hierarchy
• generate for()相當於產生了一個數組，每層的實例名為label_name[i]，其中i為循環變量
• 例如上面的xor   u_xor，相當於在每一層都例化一個xor，並且名字都是u_xor，應為在不同Hierarchy，所以不會重名

 

二、使用generate if在滿足某些條件時例化指定數量的module

module  generate_if#(
  parameter S = 6
) (
    input                     t0,
    input                     t1,
    input                     t2,
    output                    d
);

  generate 
    if(S < 7)        
        assign d = t0 | t1 | t2;
    else
        assign d = t0 & t1 & t2;
  endgenerate

endmodule

 

三、使用generate case语句來產生電路

module  generate_if#(
  parameter S = 6
) (
    input                     t0,
    input                     t1,
    input                     t2,
    output                    d
);

  generate 
    case(S)        
      0:        assign d = t0 | t1 | t2;
      1:        assign d = t0 & t1 & t2;
      default : assign d = t0 & t1 | t2;
    endcase   
  endgenerate

endmodule