【DRAM存储器三十六】LPDDR4介绍--MPC、Preamble和postamble

最新推荐文章于 2025-03-31 07:32:18 发布
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分类专栏： DRAM存储器 文章标签： SDRAM DDR DRAM架构 硬件架构
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参考资料：《镁光LPDDR4数据手册》 、《JESD209-4B》

目录

MPC

Preamble和postamble

DDR4 write preamble：可为1tCK或2tCK，固定的。

​编辑DDR4 read preamble：可为1tCK或2tCK，支持read preamble training（思考下这个preamble training什么意思，难道这个preamble的长度可以训练为非1tCK或2tCK？卖个关子，后面讲训练的时候会讲到）。 

DDR4 write postamble：固定为0.5tCK 

DDR4 read postamble：固定为0.5tCK 

LPDDR4 write preamble：2tCK，固定的，而且是高低变化的。 

LPDDR4 read preamble：2tCK，toggle模式。

LPDDR4 read preamble：2tCK，static模式。 

​编辑LPDDR4 postamble：0.5tCK 

​编辑LPDDR4 postamble：1.5tCK 

M

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ddr模式寄存器配置
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​ ddr在上电初始化后通过发送MRS命令配置模式寄存器。ddr上电后处于空闲状态时（所有bank完成预充电，所有突发读写完成，CKE为高），可以发送MRS命令，重新设置模式寄存器。该命令不会影响内存中的数据。​ 与MRS命令相关的参数有两个tMRD和tMOD，连续两个MRS命令之间要间隔tMRD，当发送完MRS命令后，要经过tMOD后才能发送其它命令。​ 两个MRS命令之间最小间隔是tMRD。​ 发送MRS命令和其它命令之间最小间隔是tMOD。
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本文档为DRAM Technology DDR3_DDR4_DDR5_LPDDR3_LPDDR4_LPDDR5技术精解 中文版. 本文档详细介绍了dram的历史发展中出现的不同技术，以及技术对应的解决方案 这是最详细的介绍, 把基本DDR 到DDR5，LPDDR 到LPDDR5的所有技术都有涉及. 本文花费周期约一年，记录DDR系列和LPDDR系列重要技术的来源和内部原理， 掌握它们会对于理解dram技术有非常大的帮助. 比如: 1 prefetch和burst length的关系 2 ODT技术的阻抗匹配内幕是什么? 3 LPDDR4 LVSTL IO模型的优点 ...... ** 行业标准： 作者有数年spec经验, 熟悉JEDEC标准建立的过程. ** 专业: 数年dram问题debug，spec解读专业到位。 ** 咨询: 承诺文档解读有疑问，可以免费每天3个问题的解答。 ** 退款: 作者承诺如果对于文档解读不满意，可线下联系作者申请退款，作者就有这样的自信敢承诺！
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为了提高信号完整新，增强输出信号驱动强度，DDR内存中引入了终端电阻和输出驱动器，而在PVT的变化下，终端电阻的阻值会随之变化，因此需要对这些终端电阻进行校准，未经校准则会影响信号质量。DDDR的ZQ pin脚外接一个下拉精度±1%的240欧姆电阻，这个电阻是可以共享的，不同rank也可以共享。当ODT(ca) pin脚为低时，CA bus不会连接终端电阻，此时寄存器值无效；当ODT(ca) pin脚为高时，会根据MR11的OP[6:4]的值来对CA bus的终端电阻使能和阻值调整。
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DDR5-SDRAM使用多功能命令（MPC）来发出与接口初始化、训练和周期性校准相关的命令。MPC命令由CS_n置位启动，并在CK的上升沿时将CA[4:0]置位到适当的状态，如表241所定义。MPC命令具有八个操作数（OP[7:0]），这些操作数被解码以执行SDRAM中的特定命令。MPC命令使用一种编码，将命令编码和操作码有效载荷在单个时钟周期中传输。这使得主机可以在芯片选择置位的单个周期之外延长对CA信号的设置和保持时间。此外，MPC命令还支持多个CS_n置位。
LPDDR4芯片学习（四）——DDR Training
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Write Leveling的基本过程是，DDR进入Write Leveling后，用DQS的上升沿采样CLK信号的状态，然后将采样结果通过DQ pin 反馈给MC，MC根据收到的反馈结果后调整CLK-to-DQS的关系，将这个过程不断重复，直到training成功。通过MRW去配置FSP-OP为1，并且将CK改变到高频，即进入训练过的、高频的工作状态，在此状态可以进行一些normal操作或者进行其他频点训练。离开训练，将CK频率改回低频之后，驱动CKE为高，SDRAM会自动恢复训练前状态的寄存器值。
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