单精度浮点数加法器FPGA实现------（同号相加）

        笔者这些天在研究如何用FPGA实现浮点的乘累计运算，关于浮点的乘法可以调用现成的IP核，而浮点的加法虽然有现成的IP核，但是输出时钟延迟太大，以及将输出反馈到输入端时会使系统的主时钟频率急剧降低，使整个系统能够运行的速率很低，虽然笔者针对这一问题尝试了一些补救措施，比如在输出加一级reg进行缓冲，但是没有什么效果。无奈之下笔者选择了自己编写单精度浮点加法器逻辑，终于成功的解决了上述两个问题，即时钟延迟缩减的2个时钟输出反馈到输入系统时钟没有明显降低。关于浮点的二进制表示规则可以查看博客浮点数的二进制表示。依据此规则，浮点加法的逻辑可以分为两种情况：1、同符号相加。2、异符号相加。本篇介绍同符号相加的情况，下面给出的是verilog代码。

module FP_ADD_same_oper    //相同符号的浮点数据相加
(
	input wire MAIN_CLK,            

	input wire [31:0] a,
	input wire [31:0] b,
	
	output wire [31:0] ab
);

reg [7:0] pow_a;
reg [7:0] pow_b;
reg [22:0] val_a;
reg [22:0] val_b;
reg flag;
always @(*)
begin
	flag = a[31];   //提取符号
	pow_a = a[30:23];
	pow_b = b[30:23];
	val_a = a[22:0];
	val_b = b[22:0];
end
//比较指数大小提取指数差值
reg [24:0] val_max;
reg [24:0] val_min; 
reg [7:0] pow_diff;
reg [7:0] pow_ab1;
reg flag1;
al