PCIe 中 RCB（Read Completion Boundary） 地址边界对齐 返回完成报文

最新推荐文章于 2024-09-19 16:44:55 发布
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分类专栏： pcie 文章标签： PCIe RBC 地址边界对齐
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Exp:

     当主机发送一个读取128B MemRd的TLP时，虽然MPS（Max Payload Size）= 512B, 但返回多个CqlD。

      如果RCB=64Bytes，返回完成报文长度=128Bytes，读取起始地址=10020h，则返回完成报文组合可以是：     

  1.     32, 96
  2.     32, 64, 32
  3.     96, 32
  4.     128

（一个地址对应1Byte；10020h%64=32,所以为了地址边界对齐，第一个TLP需要补全32的缺口；中间的TLP应该是64的整数倍；最后的TLP需要靠一端对齐）

劲仔小鱼
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专栏目录
【PCIe】PCIe 读完成边界 (RCB) 介绍
MangoPapa
03-02 5059
Read Completion Boundary (RCB)，读完成边界，是 Completer 响应读请求的一种地址边界对齐策略，应用于 CplD。
PCIe一些系统参数（MPS, MRRS, RCB）的深度解析
weixin_39615959的博客
12-28 1万+
首先这篇文章跟大家之前看到的文章不一样，通过耐心阅读相信大家一定能有深刻的理解。 一、各个参数含义 1、MPS(Max Payload Size) 该参数含义是一个TLP包里携带的有效净荷的最大值是多少字节（该限制条件同时适用于写操作和读操作）。 2、MRRS(Max Read Request Size) 该参数含义是一个TLP读请求包，一次最多能向接收端请求读出多少字节。 请求读多少字节是在TLP包头的Length字段（见上图）指定的。要注意，Length是以DW（4个字节）为单位的，而MPS/MRRS
PCIe扫盲（八）
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Liuqz2009的专栏
09-19 771
相关的内容只会简单提及，并不会深入地介绍，有兴趣的可以阅读 PCIe Spec V3.0 或者 Mindshare 的相关书籍。总线采用了一种嵌入式时钟的机制，即发送端只向接收端发送数据信号，并不发送时钟信号（时钟信号隐藏在数据信号中）。设备（PCIe 卡和插槽等）都是按照统一的标准实现的，一般不会出现这种情况，因此这一功能是可选的。进行了简单的介绍，关于具体的每一个状态内部是如何实现的，请参考 PCIe Spec 相关章节。因为有的通道的信号可能先到达，有的可能后到达。
PCIe协议之RCB、MPS、MRRS详解
Summer的博客
05-01 4379
PCIe总线的存储器写请求、存储器读完成等TLP中含有数据负载，即Data Payload。Data Payload的长度和MPS（Max Payload Size）、MRRS（Max Read Request Size）和RCB（Read Completion Boundary）相关。RCB（Read Completion Boundary）是PCI Express（PCIe）总线中定义的一个参数，它指定了在完成PCIe内存读取请求时可以返回的数据包的最大对齐字节边界。
PCIe总线-MPS MRRS RCB参数介绍（四）
非专业业余程序员
04-27 2306
PCIe总线的存储器写请求、存储器读完成等TLP中含有数据负载，即Data Payload。Data Payload的长度和MPS（Max Payload Size）、MRRS（Max Read Request Size）和RCB（Read Completion Boundary）相关。
Read Completion Boundary (RCB)切分规则
messi_cyc的专栏
02-27 167
这时会有三笔completion返回，第一笔从0X60开始读取32 Bytes数据，第二笔数据从0X80开始读取128 Bytes数据，第三笔从0X100地址开始读取40 Bytes数据。这时不会返回multi-completions，所以不会对返回包进行切分，从request的起始地址读够length长度的数据返回。第一笔completion必须开始于request的起始地址，当request的length不大于RCB时不进行切分，当request的length大于RCB时在RCB处结束。
PCIE 学习笔记一
weixin_43986267的博客
06-29 1049
PCIE transaction layer
PCIe Read Completion Boundary
06-08
PCIe Read Completion Boundary（RCB）是PCIe架构中的一个重要概念。它指的是PCIe总线上进行读取操作时，PCIe设备返回数据的边界。具体来说，当CPU或PCIe主控芯片发送读取请求并收到PCIe设备返回的数据时，数据的...
PCIE 设计 Read Completion Boundary 这个限制
06-02
PCIE 设计的 Read Completion Boundary（RCB）是指，当一个PCIe设备进行读取操作时，该操作可以跨越多个数据块。RCB规定了读取操作的边界，即每个数据块的大小。RCB的大小取决于PCIe的版本和设备的配置。对于PCIe ...
PCIE 为什么设计 Read Completion Boundary 这个限制呢？它的好处是啥
06-02
PCIE 设计 Read Completion Boundary 的主要目的是优化总线带宽的利用率。当一个PCIe设备进行读取操作时，该操作可以跨越多个数据块。如果没有RCB这个限制，读取操作可能会被拆分成多个事务，这会导致读取操作的效率...
PCI/PCIE总线查看器 (代替PCITre的工具SIV) 支持可以在Win10 X64
09-21
调试PCI/PCIE设备的时候，通常使用pcitree。 但pcitree 只能在xp下使用，且不支持x64系统。 推荐改用这个siv的工具。不仅能在x64系统下用。
浅谈PCIe体系结构
09-26
浅谈PCIe体系结构 浅谈PCIe体系结构 - 1 - 目录 - 1 - 第I篇PCI体系结构概述 - 1 - 第1章PCI总线的基本知识 - 3 - 1.1 PCI总线的组成结构 - 6 - 1.1.1 HOST主桥 - 6 - 1.1.2 PCI总线 - 7 - 1.1.3 PCI设备 - 7 - 1.1.4 HOST处理器 - 8 - 1.1.5 PCI总线的负载 - 9 - 1.2 PCI总线的信号定义 - 10 - 1.2.1 地址和数据信号 - 10 - 1.2.2 接口控制信号 - 11 - 1.2.3 仲裁信号 - 13 - 1.2.4 中断请求等其他信号 - 14 - 1.3 PCI总线的存储器读写总线事务 - 15 - 1.3.1 PCI总线事务的时序 - 15 - 1.3.2 Posted和Non-Posted传送方式 - 16 - 1.3.3 HOST处理器访问PCI设备 - 17 - 1.3.4 PCI设备读写主存储器 - 19 - 1.3.5 Delayed传送方式 - 21 - 1.4 PCI总线的中断机制 - 23 - 1.4.1 中断信号与中断控制器的连接关系 - 23 - 1.4.2 中断信号与PCI总线的连接关系 - 24 - 1.4.3 中断请求的同步 - 25 - 1.5 PCI-X总线简介 - 28 - 1.5.1 Split总线事务 - 28 - 1.5.2 总线传送协议 - 28 - 1.5.3 基于数据块的突发传送 - 29 - 1.6 小结 - 29 - 第2章PCI总线的桥与配置 - 30 - 2.1 存储器域与PCI总线域 - 30 - 2.1.1 CPU域、DRAM域与存储器域 - 31 - 2.1.2 PCI总线域 - 32 - 2.1.3 处理器域 - 32 - 2.2 HOST主桥 - 34 - 2.2.1 PCI设备配置空间的访问机制 - 35 - 2.2.2 存储器域地址空间到PCI总线域地址空间的转换 - 37 - 2.2.3 PCI总线域地址空间到存储器域地址空间的转换 - 39 - 2.2.4 x86处理器的HOST主桥 - 42 - 2.3 PCI桥与PCI设备的配置空间 - 45 - 2.3.1 PCI桥 - 45 - 2.3.2 PCI Agent设备的配置空间 - 47 - 2.3.3 PCI桥的配置空间 - 50 - 2.4 PCI总线的配置 - 54 - 2.4.1 Type 01h和Type 00h配置请求 - 54 - 2.4.2 PCI总线配置请求的转换原则 - 56 - 2.4.3 PCI总线树Bus号的初始化 - 58 - 2.4.4 PCI总线Device号的分配 - 60 - 2.5 非透明PCI桥 - 62 - 2.5.1 Intel 21555中的配置寄存器 - 63 - 2.5.2 通过非透明桥片进行数据传递 - 65 - 2.6 小结 - 67 - 第3章PCI总线的数据交换 - 68 - 3.1 PCI设备BAR空间的初始化 - 68 - 3.1.1 存储器地址与PCI总线地址的转换 - 68 - 3.1.2 PCI设备BAR寄存器和PCI桥Base、Limit寄存器的初始化 - 70 - 3.2 PCI设备的数据传递 - 72 - 3.2.1 PCI设备的正向译码与负向译码 - 72 - 3.3.2 处理器到PCI设备的数据传送 - 74 - 3.2.3 PCI设备的DMA操作 - 74 - 3.2.4 PCI桥的Combining、Merging和Collapsing - 75 - 3.3 与Cache相关的PCI总线事务 - 77 - 3.3.1 Cache一致性的基本概念 - 77 - 3.3.2 PCI设备对不可Cache的存储器空间进行DMA读写 - 82 - 3.3.3 PCI设备对可Cache的存储器空间进行DMA读写 - 83 - 3.3.4 PCI设备进行DMA写时发生Cache命中 - 85 - 3.3.5 DMA写时发生Cache命中的优化 - 87 - 3.4 预读机制 - 89 - 3.4.1 Instruction Fetch - 89 - 3.4.2 数据预读 - 92 - 3.4.3 软件预读 - 94 - 3.4.4 硬件预读 - 96 - 3.4.5 PCI总线的预读机制 - 97 - 3.5 小结 - 101 - 第II篇PCI Express体系结构概述 - 102 - 第4章PCIe总线概述 - 104 - 4.1 PCIe总线的基础知识 - 104 - 4.1.1 端到端的数据传递 - 104 - 4.1.2 PCIe总线使用的信号 - 106 - 4.1.3 PCIe总线的层次结构 - 109 - 4.1.4 PCIe链路的扩展 - 111 - 4.2 PCIe体系结构的组成部件 - 114 - 4.2.1 基于PCIe架构的处理器系统 - 114 - 4.2.2 RC的组成结构 - 117 - 4.2.3 Switch - 118 - 4.2.4 VC和端口仲裁 - 120 - 4.2.5 PCIe-to-PCI/PCI-X桥片 - 122 - 4.3 PCIe设备的扩展配置空间 - 124 - 4.4 小结 - 125 - 第5章PCIe总线的事务层 - 126 - 5.1 TLP的格式 - 126 - 5.1.1 通用TLP头的Fmt字段和Type字段 - 127 - 5.1.2 TC字段 - 129 - 5.1.3 Attr字段 - 130 - 5.1.4 通用TLP头中的其他字段 - 131 - 5.2 TLP的路由 - 133 - 5.2.1 基于地址的路由 - 133 - 5.2.2 基于ID的路由 - 135 - 5.2.3 隐式路由 - 138 - 5.3 存储器、I/O和配置读写请求TLP - 139 - 5.3.1 存储器读写请求TLP - 139 - 5.3.2 完成报文 - 144 - 5.3.3 配置读写请求TLP - 146 - 5.3.4 消息请求报文 - 147 - 5.4 TLP中与数据负载相关的参数 - 148 - 5.4.1 Max_Payload_Size参数 - 148 - 5.4.2 Max_Read_Request_Size参数 - 149 - 5.4.3 RCB参数 - 149 - 5.5 小结 - 150 - 第6章 MSI和MSI-X中断机制 - 151 - 6.1 MSI/MSI-X Capability结构 - 152 - 6.1.1 MSI Capability结构 - 152 - 6.1.2 MSI-X Capability结构 - 154 - 6.2 PowerPC处理器如何处理MSI中断请求 - 158 - 6.2.1 MSI中断机制使用的寄存器 - 159 - 6.2.2 系统软件如何初始化PCIe设备的MSI Capability结构 - 162 - 6.3 x86处理器如何处理MSI-X中断请求 - 165 - 6.3.1 Message Address字段和Message Data字段的格式 - 165 - 6.3.2 FSB Interrupt Message总线事务 - 168 - 6.4 小结 - 169 - 结束语 - 170 -
pcie干货系列之-TLP’s size/TLP fail/4K boundary/requs
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02-20 3318
1.The TLP’s size limits are set at the peripheral’s configuration stage, but typical numbers are a maximum of 128, 256 or 512 bytes per TLP,注意pcie的tlp的帧头格式是按照DW为单位的。所以字节都要换算成双字（32bit），即[MSB:2],再根据[1
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近两年来和几个单位接触下来，发现PCIe还是一个比较常用的，有些难度的案例，主要是涉及面比较广，需要了解逻辑设计、高速总线、Linux和Windows的驱动设计等相关知识。 这篇文章主要针对Xilinx家V6和K7两个系列的PFGA，在Linux和Windows两种系统平台下，基于Xilinx的参考案例XAPP1052的基础上，设计实现了总线主控DMA（Bus Master DMA），透明映像内存空间和中断机制，在实际工程实践中得到了良好的应用，主要应用在光纤PCIe数据采集卡、FPGA加速卡、存储子系统等
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