芯动力——硬件加速设计方法 学习笔记 9.静态时序分析3

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分类专栏： # 硬件设计课程 文章标签： verilog
于 2021-09-05 17:59:28 首次发布
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静态时序分析

慢时钟到快时钟的时序检查

为了简单起见，我们首先从同步时钟开始分析。即快慢时钟都是同一时钟分频得来的。

image-20210510213829611

上图就是一个包含快慢时钟的传输路径，UFF0使用CLKM，是CLKP的四分频，所以是一个慢时钟域到快时钟域的传输路径。

静态时序分析工具的分析步骤是首先来分析这两个时钟的公共周期，对于上图的这两个时钟，公共周期是20ns。

image-20210510214232166

那么，我们要检查建立时间时候最为严苛的路径就是从CLKM的0时刻到CLKP的第一个周期，即5ns的时刻。

image-20210510214425174

image-20210510214456767

这是这个路径的建立时间检查报告，前面我们都分析过报告中的延时的具体含义，可以看到的是，发射路径起始时刻为0ns，而捕获路径时刻为5

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