前言
这门课程的定位偏向于对于Verilog语法有一定了解的同学(不了解的花两天应该也能了解了 ╮(╯▽╰)╭ ),所以对于语言介绍的都是coding syele相关的,不会细抠具体语法。
高质量的Verilog描述方法
Verilog可综合电路的常用写法
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If-else相关
单if语句(即if…else if…的结构)会被综合为无优先级的电路,在多条件判断时尽量使用这种结构。
多if语句会被综合为具有优先级的条件判断,最后一级具有最高的优先级。
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慎用Latch
综合器一般难以解释Latch,所以非必要情况一般不使用Latch。同时Latch易产生毛刺且不易过滤毛刺,这对于下级电路十分危险,所以我们一般设计中尽量避免Latch的生成。