芯动力——硬件加速设计方法 学习笔记 序

这个系列的文章都是我学习《芯动力——硬件加速设计方法》课程做的笔记。这个MOOC是在中国大学MOOC上开放的,这个课程的最终目的是想让我们通过PYNQ Z2的开发板上复现一个SoftMax函数的硬件实现。但是我认为这门课程更多的是为像我这样的还没有流片经验的非微电子专业学生提供一个相对专业的视角去看待芯片设计,而不是仅仅局限于功能实现,毕竟在工作中,对于设计者来说,功能实现仅仅是一个起点。



半导体产业概述

这一节内容相当于是一个引入和简介,所以插入的图片要多一些。

产业链

主要分为以下6大类:

image-20200330170251019

  1. Foundry

    image-20200330174918196

  2. Fabless

image-20200330175030939

  1. EDA

主要是三大厂商 Caden

  • 2
    点赞
  • 5
    收藏
    觉得还不错? 一键收藏
  • 0
    评论
FPGA PLL的升频范围取决于特定的FPGA芯片和PLL模块。一般来说,FPGA芯片内部的PLL模块可以将输入时钟信号的频率提高数倍。具体的升频范围取决于PLL的设计和配置参数,例如VCO(Voltage Controlled Oscillator)的范围和分频器的设置。一些FPGA芯片的PLL模块可以将输入时钟信号的频率提高至几百兆赫兹甚至数千兆赫兹。但需要注意的是,升频范围也受到FPGA芯片自身的限制和工艺的限制。因此,最好查阅相关的FPGA芯片手册或文档,以了解具体的PLL升频范围。<span class="em">1</span><span class="em">2</span><span class="em">3</span> #### 引用[.reference_title] - *1* *2* [FPGA之道(47)时钟及时钟域](https://blog.csdn.net/Reborn_Lee/article/details/104346278)[target="_blank" data-report-click={"spm":"1018.2226.3001.9630","extra":{"utm_source":"vip_chatgpt_common_search_pc_result","utm_medium":"distribute.pc_search_result.none-task-cask-2~all~insert_cask~default-1-null.142^v93^chatsearchT3_2"}}] [.reference_item style="max-width: 50%"] - *3* [动力——硬件加速设计方法学习笔记(第三章)时钟、时钟切换电路、同步/异步电路、亚稳态、异步复位同步...](https://blog.csdn.net/qq_42135020/article/details/127825909)[target="_blank" data-report-click={"spm":"1018.2226.3001.9630","extra":{"utm_source":"vip_chatgpt_common_search_pc_result","utm_medium":"distribute.pc_search_result.none-task-cask-2~all~insert_cask~default-1-null.142^v93^chatsearchT3_2"}}] [.reference_item style="max-width: 50%"] [ .reference_list ]

“相关推荐”对你有帮助么?

  • 非常没帮助
  • 没帮助
  • 一般
  • 有帮助
  • 非常有帮助
提交
评论
添加红包

请填写红包祝福语或标题

红包个数最小为10个

红包金额最低5元

当前余额3.43前往充值 >
需支付:10.00
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包
实付
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明:

1.余额是钱包充值的虚拟货币,按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载,可以购买VIP、付费专栏及课程。

余额充值