静态时序分析Static Timing Analysis3——特殊路径（多周期、半周期、伪路径）的时序检查

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分类专栏： 静态时序分析 文章标签： 学习 静态时序分析
于 2023-04-12 10:52:41 首次发布
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前言

2023.4.12

一、多周期路径

对于建立时间，要设置为N（向后移）；对于保持时间，要设置为N-1（向前移）。

create_clock -name CLKM -period 10 [get_ports CLKM]

set_multicycle_path 3 -setup -from [get_pins UFF0/Q] -to [get_pins UFF1/D]
set_multicycle_path 2 -hold -from [get_pins UFF0/Q] -to [get_pins UFF1/D]  //把建立时间检查点向前移两个周期

在这里插入图片描述

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1、建立时间检查

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2、保持时间检查

本来默认的保持时间检查边沿是建立时间检查的前一个周期，在这里第三个周期检查建立时间，理论上第二个周期检查，但是这样对于保持时间的时序要求太严格了，也不符合我们实际的需求，需要保持这么多个周期，因此把保持时间检查节点向前移了两个周期。

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所以时钟边沿从0开始了

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二、半周期路径

前者下降沿发送数据，后者上升沿采集数据，留给中间组合逻辑的时间就只剩下半个周期。

在半周期路径中，保持时间很容易满足，而建立时间要求比较严格。（hold很难修改违例）
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1、建立时间检查

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2、保持时间检查

保持时间检查周期默认就在检查时间的前一个时钟周期，因此在下图中的0时刻。
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三、伪路径

  • 伪路径，STA不会去分析，一方面提高分析的准确性，另一方面，提高软件PT运行的速度。
  • 跨时钟域信号涉及的路径都不用STA，所以跨时钟域的路径都需要设置伪路径。
  • 设置过多的伪路径，可能会使得仿真速度变慢。
  • 尽量少使用through这种方式，推荐使用第一种，分别指定两个时钟域，更加准确
set_false_path -from [get_clocks SCAN_CLK] -to [get_clocks CORE_CLK]

set_false_path -through [get_pins UMUX0/S] //通过这个pin的路径都不分析

set_false_path -through [get_pins SAD_CORE/RSTN]

set_false_path -to [get_ports TEST_REG*]  //以这个pin结尾的都是伪路径
 
set_false_path -through UINV/Z -through UAND0/Z  //按顺序依次通过上述pin的是伪路径
timing报告中的半周期现象
m0_61544122的博客
07-17 591
遇到phase shift是半个周期的问题多数是endpoint寄存器是下降沿触发的原因，举例来说，一个正向时钟周期的开始是0-1的跳变，下一个周期的开始也是如此，所以计算上升沿触发的寄存器的周期就是完整的周期值，而下降沿触发的寄存器就要在半周期也就是1-0的时候触发跳变，phase shift就是半个周期了。而ck pin的rise还是fall是固定的，这涉及寄存器是上升沿触发，还是下降沿触发。这个rise/fall指的是end/D pin和 start/Q pin。
STA方法学 静态时序分析（Static Timing Analysis）方法学
最新发布
qq_28117589的博客
10-16 789
STA方法学，即静态时序分析（Static Timing Analysis）方法学，是电子设计自动化（EDA）领域中的一种重要技术，它用于分析电路的时序性能，确保系统在指定的速度下能够正确运行。
静态时序分析——多周期、半周期和伪路径
沧海一升的博客
08-28 7664
一、多时钟周期 multicycle paths 在一些情况下，如下图所示，两个寄存器之间的组合电路传输的逻辑延时超过一个时钟周期。在这样的情况下，这个组合路径被定义为多周期路径（multicycle path）。尽管后一个寄存器会在每一个的时钟的上升沿尝试捕获（capture）数据，但我们会在STA中指定个时钟周期后的上升沿（relevant capture edge）去捕获数据。 以上图为例，组合路径的延时为三个周期，那么三个时钟周期的多周期setup check可以用以下语句进行约束 ce
静态时序分析（Static Timing Analysis）基础与应用(上) 2 [zz]
weixin_30609287的博客
08-03 318
除了Clock之外，对于电路其他输出输入端点及其周边的环境（Boundary Condition）也要加以描述。在说明Boundary Condition之前，我们得对路径（Path）有更进一步的了解。上文曾提及STA会将电路中所有的Path找出来加以分析，但Path的定义是什么呢？ Path根据起点及终点可以分为4种： 由Flip-Flop Clock输入到Flip-Flop资料输入（图十七...
数字IC设计学习笔记_静态时序分析STA_多周期路径 Multicycle Paths
GloriaHuo's Blogs
03-01 3102
数字IC设计学习笔记 多周期路径 Multicycle Paths 1. 多周期路径 Multicycle Paths 2. Setup time 检查 3. Hold time 检查 4. 总结 1. 多周期路径 Multicycle Paths 多周期路径Multicycle Paths：在一些特殊情况，组合逻辑的传输延迟超过了一个时钟周期，则这条组合逻辑路径被视为多周期路径，Multicycle Paths。对于多周期路径，进行时序分析时，需要在脚本文件中对这部分设计设置多周期路径约束。 2.
静态时序分析(static timing analysis)
weixin_30319153的博客
09-15 406
静态时序分析（static timing analysis，STA）会检测所有可能的路径来查找设计中是否存在时序违规(timing violation)。但STA只会去分析合适的时序，而不去管逻辑操作的正确性。 其实每一个设计的目的都相同，使用Design Compiler和IC Compile来得到最快的速度，最小的面积和最少的耗能。根据设计者提供的约束，这些工具会在面积，速度和耗能上做出权衡...
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静态时序分析（Static Timing Analysis）基础及应用 ◎陈麒旭
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《静态时序分析（Static Timing Analysis）基础及应用》由陈麒旭编写的教程，主要探讨了在数字集成电路（IC）后端设计中至关重要的静态时序分析技术。随着半导体工艺进入深次微米时代，系统级芯片（SoC）设计的...
Static Timing Analysis for Nanometer Designs_IC设计_静态时序分析经典教材_
10-02
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静态时序分析（Static Timing Analysis）基础与应用-综合文档
05-23
静态时序分析（Static Timing Analysis，简称STA）是集成电路设计中的关键步骤，它在现代数字系统设计流程中扮演着至关重要的角色。这篇文章将深入探讨静态时序分析的基础知识及其广泛应用。 一、静态时序分析的...
静态时序分析 Static Timing Analysis 教程
zorrolee777的博客
03-17 5933
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静态时序分析(static timing analysis，STA)
Noahyo的博客
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静态时序分析（static timing analysis，STA）会检测所有可能的路径来查找设计中是否存在时序违规(timing violation)。但STA只会去分析合适的时序，而不去管逻辑操作的正确性。 其实每一个设计的目的都相同，使用Design Compiler和IC Compile来得到最快的速度，最小的面积和最少的耗能。根据设计者提供的约束，这些工具会在面积，速度和耗能上做出权衡。 更深层的来看，STA一直都寻找一个问题的答案 ： 在所有条件下，当时钟沿到达时，数据会正确地在每个同步de
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03-08 1522
静态时序分析（简称STA）是用来验证数字设计时序的技术之一，另外一种验证时序的方法是时序仿真，时序仿真可以同时验证功能和时序。“时序分析”这个术语就是用来指代“静态时序分析“或”时序仿真“这两种方法之一，简单来说，时序分析的目的就是为了解决设计中的各种时序问题。STA被称为静态的原因是其对于设计的分析是静态地执行的，并不依赖于施加在输入端口上的激励。相比之下，时序仿真则可以被视作动态地执行对设计的分析，具体过程描述如下：施加一组激励，观察在这组激励下电路行为是否符合要求，然后换一组激。
静态时序分析（Static Timing Analysis）基础与应用(上) 1 [zz]
weixin_30576827的博客
08-03 428
前言 在制程进入深次微米世代之后，晶片（IC）设计的高复杂度及系统单晶片（SOC）设计方式兴起。此一趋势使得如何确保IC品质成为今日所有设计从业人员不得不面临之重大课题。静态时序分析（Static Timing Analysis简称STA）经由完整的分析方式判断IC是否能够在使用者的时序环境下正常工作，对确保IC品质之课题，提供一个不错的解决方案。然而，对于许多IC设计者而言，STA是个...
静态时序分析Static Timing Analysis1——STA概述、标准工艺库、时钟、IO约束的建立
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04-11 5930
简要介绍STA和标准工艺库内容，对时钟，IO等进行约束的指令介绍，PVT
静态时序分析Static Timing Analysis4——多时钟域和多时钟时序检查
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04-12 1610
多时钟以及非整数比时钟时序检查
timing check---多周期路径
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08-30 5161
In some cases, the combinational data path between two flip-flops can take more than one clock cycle to propagate through the logic. In such cases, the combinational path is declared as a multicycle
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02-05 1269
多周期路径为指定的路径提供了额外的宽松。在指定多周期路径时，我们应该注意：（1） 不可预知的路径不能称为多周期路径（2）允许的额外时间量应该与预期的一致。如果路径受限于（即多周期规格允许信号达到更宽的范围）设计的路径，则元器件可能无法以所需的频率运行。 当我们通过多周期路径规格移动建立沿时，保持沿也会移动。我们需要检查保持沿是否需要恢复到初始位置。在大多数情况下，应该恢复。如果没有恢复保持沿，则设计可能在数据路径中有额外的缓冲器，以增加延迟来满足增加的保持要求。这将导致硅片面积和功耗的增
静态时序分析—多周期路径（set_multicycle_path）
m0_61544122的博客
06-23 2143
set_muticycle_path常用情景
理解静态时序分析（Static Timing Analysis）
"静态时序分析 (Static Timing Analysis) 基础及应用" 静态时序分析（Static Timing Analysis，简称STA）是集成电路（IC）设计中不可或缺的一部分，特别是在现代的深亚微米工艺技术下，随着芯片复杂度和系统级芯片...
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