终于指导完全国电设回家了,在家两星期时间里,除了把美食都重新过一遍外,计划做两件事,其中一件事就是学会Xilinx ISE软件。因为实验室都用的Xilinx的fpga芯片,因此要做好准备先学软件操作流程,现记下。
我安装了12.4版本,首先设计:
1、文件-->新建工程,命工程名,注意这个工程名就是文件夹的名字,然后next。选芯片、封装、速度、综合工具、仿真工具、语言等。
2、新建了工程后在工程管理器右键,new source添加文件。如果是verilog设计就选verilog module,注意文件名即模块名。然后进入Define Module窗口,这里可以设置input、output等然后就可以直接生成模板(应该也可以不管直接next,自己写前面的部分反而更熟悉)。
3、如果需要ip核,在new source窗口中选择IP(CORE……),然后稍等一会就出现ip的选择和对应的配置窗口,这里就忽略了。注意添加了ip core后,形成vco文件,其中有两个文件,一个是.v文件里面全是例化的模块基本看不懂,还有一个.veo文件(instantiation template)。这个是我们所关心的,因为它列出了调用的模板,相当于黑