关于verilog 变量的有些事

一些废话

那天看代码碰见一句assign xxx=yyy[23-:13],以为就是简单的截位（其实就是简单的截位），就没在意，后来发现为什么xxx的位数对不上，反过来继续看，总觉得之前学过但始终记不起来，查资料也不知道怎么描述这个问题，（也就是瞎猫乱碰，真就让我碰到了）那我就来写个小总结吧，要不下次又要忘……………………

先来描述问题，举个例子()：

wire[23:0] data2;

output  [12:0] data1;

output [7:0] data3;

assign data1=data2[23-:13];

assign data3=data2[0+:8];

疑问"-"  "+"是什么????????

1.在"-"中

• -:的左边指 从什么地方开始,即基底在哪
• -:的右边指 要减多少位 即位宽

2."+": 

• +:的左边指 从什么地方开始（基底）
• +：的右边指 要加多少位（位宽）

即assign data1=data2[23-:13];就是data1=data2[23:11]

  assign data3=data2[0+:8];就是data3=data2[7:0]

我说的没错吧就是截位那么简单