reg的前门访问

本文介绍了如何在SystemVerilog环境下实现寄存器模型的前门访问,包括流程概述和关键类的定义。具体涉及uvm_reg_field的实例化、reg_block的构建、adapter的转换功能,以及reg2bus和bus2reg方法在前门访问过程中的作用。
摘要由CSDN通过智能技术生成

 

流程:参考模型调用寄存器模型的读任务。
· 寄存器模型产生sequence, 并产生uvm_reg_item: rw。(此处的sequence不需要另外定义)
· 产生driver能够接受的transaction: bus_req=adapter.reg2bus(rw) 。
· 把bus_req交给bus_sequencer。
· driver得到bus_req后驱动它, 得到读取的值, 并将读取值放入bus_req中, 调用item_done。
· 寄存器模型调用adapter.bus2reg(bus_req, rw) 将bus_req中的读取值传递给rw。
· 将rw中的读数据返回参考模型
 

1 uvm_reg_field 例化在 uvm_reg

class reg_invert extends uvm_reg;

    rand uvm_reg_field reg_data;

    virtual function void build();
        reg_data = uvm_reg_field::type_id::create("reg_data");
        // parameter: parent, size, lsb_pos, access, volatile, reset value, has_reset, is_rand, ind

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