clock gating cell，手动实例化还是自动综合？

iccnewer

已于 2025-03-24 08:52:04 修改

阅读量150

点赞数 1

文章标签： microsoft

于 2025-03-23 08:06:19 首次发布

本文链接：https://blog.csdn.net/iNostory/article/details/146465896

版权

时钟门控（Clock Gating）是一种非常有效且基础的省电技术，用来在整个芯片中节省动态功耗。

在设计中，时钟门控主要在两个不同的设计流程级别上进行。

1、在RTL级别，你在设计的架构中引入时钟门控。这种时钟门控可以关闭非活动状态模块的时钟。

2、在综合（Synthesis）阶段，综合工具会根据用户提供的时钟门控约束，在细粒度级别上自动引入时钟门控单元（Clock-Gating Cells）。这些综合约束包括定义特定类型时钟门控单元驱动的寄存器的最小和最大数量。

本文的目标是指出设计在实现时钟门控时需要考虑的各种因素。

主要涉及

综合阶段时钟门控的类型以及各种时钟门控类型的影响

RTL阶段手动插入多级ICG导致的延时和OCV问题以及解决方案

确定要放弃本次机会？

福利倒计时

: :

立减 ¥

普通VIP年卡可用

立即使用

iccnewer

关注关注

1
点赞
踩
0

收藏

觉得还不错? 一键收藏
0
评论
分享

复制链接

分享到 QQ

分享到新浪微博

扫一扫
举报

举报

IC设计：clock Gating是什么？

叫好与叫座虽然不是对立面，但想在同一个作品中达到双重效果很难。

04-23

4935

**芯片中的功耗可以广义的定义为动态功耗和静态功耗。** 静态功耗通常包含芯片在**不翻转的状态下产生漏电功耗（关不紧产生的功耗）**、**衬底电流产生的功耗**、**热电子效应导致的电流效应**而产生的功耗等及部分组成。通常情况下，静态功耗**在前端设计阶段很难做出一些优化（可以做电源关断处理）**。而是一般要基于**ME/BE的流程**或者**工艺方面的改善**才能够达到更好的结果。

【Power Compiler手册】9.时钟门控（3时钟门控风格）

QRBQ

06-20

423

可以使用 `set_clock_gating_style` 命令的 `-positive_edge_logic` 和 `-negative_edge_logic` 选项来指定时钟门控的集成时钟门控单元：`-positive_edge_logic [gate_list]` `-negative_edge_logic [gate_list]`。如果在某一级层次结构的更高级别不存在 `scan_enable`（`test_mode`）端口，则会创建一个 `scan_enable`（`test_mode`）端口。

参与评论您还未登录，请先登录后发表或查看评论

《每日一题》NO.43：如何使用CG（clock gating） cell？

Eecourse的博客

08-25

573

每日一题了~

Clock Gating cell 与 Integrated Clock Gating cell(ICG)

热门推荐

zhenhuagege的博客

10-31

2万+

一、ICG消除毛刺原理 Clock gating cell 可以由与门或者或门构成，但是使用这两者会产生Glitch，因此目前都采用ICG（Integrated clock gating cell)，其结构如下 ICG由一个latch（低电平有效）和一个与门（gating cell，也可以是或门）组成。ICG 可以过滤掉en信号中的毛刺信号，其原理如下：对于毛刺信号Glitch，大概可以分为两...

lockup latch & clock gating cell

NBA_kobe_24的博客

05-08

6060

Latch功能 Latch的电路结构如下图： Latch电路结构当 E = 1 时，latch直传（transparent），D端信号的变化会即时反应在Q端；当 E = 0 时，latch关断（closed），Q端保持关断瞬间D端的值。设计中使用Latch的好处是，相比寄存器的面积更小，功耗更低，可以从后级电路进行time borrowing，更容易满足setup time，然而坏处是ST...

clock gating

spx1164376416的博客

04-22

4138

本文转载自Clock Gating 技术解析（一）设计动机在现代大规模的芯片中，通常有几十甚至几百个系统时钟驱动着数千万计的逻辑门。时钟信号不停翻转，有的时钟信号频率高达GHz，这些时钟信号在逻辑门或是寄存器的时钟端翻转时需要对门电路的电容进行充放电，从而消耗了大量的动态功耗。而在实际应用中，一个寄存器的值绝大多数时候是保持不变的，一个显而易见的方法是在不需要改变寄存器值的这一段时间内将时钟停住，避免时钟翻转对电容的充放电，从而实现降低功耗的目的。利用一个enable信号对时钟翻转进行控制的技术被称为

面向 ASIC 设计的 IP 在 FPGA 上进行验证

m0_54880288的博客

01-05

648

本篇内容是本人将某成熟处理器 IP（已流片成功）做 FPGA 验证时所整理的一些知识。

时钟门控终极指南

ilearn的博客

04-10

2553

时钟门控（Clock Gating）是一种在数字IC设计中某些部分不需要时关闭时钟的技术。这里的“部分”可以是单个寄存器、模块、子系统甚至整个SoC。为什么需要时钟门控:大多数SoC都是p...

Cadence公司的数字IC设计工具：综合工具（Genus）——（3）

qq_42922513的博客

07-13

2310

介绍Cadence公司的数字IC设计工具Genus

【Vivado TCL脚本与功耗分析】：自动化功耗预算与优化策略

![【Vivado TCL脚本与功耗分析】：自动化功耗预算与优化策略]... # 摘要本文详细探讨了Vivado TCL脚本在功耗预算和优化中的应用。首先概述了TCL脚本的基本语法和结构，并解释了如何用于管理工程资源和生成功耗分析...

时序分析基本概念介绍<clock gate>

Tao_ZT的博客

08-25

6761

今天我们要介绍的时序分析概念是clock gate。clock gate cell是用data signal控制clock信号的cell，它被频繁地用在多周期的时钟pa...

ICG setup timing violation介绍？

m0_61003348的博客

09-14

8065

门控时钟(clock gating)在RTL级电路设计过程中进行低功耗优化常用方法，能够有效降低动态功耗（翻转功耗）。Clock gating cell 可以由与门，与非门，或门或者或非门构成，但很容易产生Glitch。在实际使用中，一般用ICG（集成门控时钟单元）来完成clock gating。下图展示了glitch的产生原因在CTS时钟树综合的时候，ICG不会被看作sink，通常放置在source点附近，因此就会出现如上图这种结果。上图可以看出，在分析DFF到ICG的setup timing

（数字IC）低功耗设计入门（五）——RTL级低功耗设计（续）

xp562870732的博客

08-20

1050

前面一篇博文我记录了操作数隔离等低功耗设计，这里就主要介绍一下使用门控时钟进行低功耗设计。　　（4）门控时钟　　门控时钟在我的第一篇博客中有简单的描述，这里就进行比较详细的描述吧。我们主要学习门控时钟电路是什么、什么使用门控时钟、综合库里的门控时钟、如何使用门控时钟、对门控时钟的一些处理、手动插入门控时钟。我们重点介绍如何使用门控时钟和门控时钟的处理。 ①门控时钟概述　　门控时钟有两种方案:一种直接针对寄存器的时钟进行门控，一种对模块级别的时钟进行门控。相比之下，直接对寄存器的时钟进行门控更为灵活。因

（数字ic）CDC设计实例 - ICG ：integrate Clock Gating Cell

qq_42005540的博客

05-10

4046

CDC设计实例 - ICG ：integrate Clock Gating Cell1、Latch原理2、ICG消除毛刺原理1）en信号中的毛刺出现在clk低电平期间，如下图所示2）en信号出现在clk高电平期间，如下图所示3、SoC系统中时钟切换应用场景 1、Latch原理锁存器（latch）：所谓锁存器，就是输出端的状态不会随输入端的状态变化而变化，仅在有锁存信号时输入的状态才被保存到输出，直到下一个锁存信号到来时才改变。 2、ICG消除毛刺原理 Clock gating cell 可以由与门或者或门

静态时序分析—门控时钟检查（clock gating check）

m0_61544122的博客

08-14

8060

clock gating check的条件与类型

clock gate cell 时钟门控单元

qq446293528的博客

09-21

7430

1、结构图（锁存器，与门，D触发器） latch或reg：用于同步使能信号，防止出现亚稳态和毛刺。与门：使能信号无效时，关断模块输入时钟。 D触发器：简化的reg。 2、为什么需要clk gate？模块不工作时，clk翻转浪费功耗。模块/reg相当于一个DFF，但是en为高时，模块才工作，clk才有效。不工作时，clk翻转浪费功耗。 3、如何clk gate？将一直翻转的时钟变为en有效才翻转的时钟，即将CLK转化为CLK_G。 4、基于与门的clk gate（会有右图所示问题

Integrated Clock Gating Cell

SH_UANG的专栏m(R2)0doJj3*

06-13

4212

Integrated Clock Gating Cell Clock gating is a common technique for reducing clock power by shutting off the clock to modules by a clock enable signal.Clock gating functionally requires only

clock Gating

weixin_43727437的博客

03-19

1万+

一、为什么要做clock gating？芯片中的功耗可以广义的定义为动态功耗和静态功耗。静态功耗通常包含芯片在不翻转的状态下产生漏电功耗（关不紧产生的功耗）、衬底电流产生的功耗、热电子效应导致的电流效应而产生的功耗等及部分组成。通常情况下，静态功耗在前端设计阶段很难做出一些优化（可以做电源关断处理）。而是一般要基于ME/BE的流程或者工艺方面的改善才能够达到更好的结果。静态功耗如下图：动...

如何通过SVA检查跨时钟域的clock gating行为？

最新发布

03-13

<think>嗯，用户的问题是关于如何使用SVA（SystemVerilog Assertions）来验证跨时钟域中的clock gating行为。我需要先理解用户的需求，然后结合提供的引用内容来给出答案。首先，用户提到了跨时钟域，这意味着涉及两个不同的时钟域之间的交互。而clock gating（门控时钟）通常用于降低功耗，通过门控信号来控制时钟的开关。在这种情况下，验证的关键在于确保门控信号在不同时钟域之间的同步和正确性，避免亚稳态或错误的门控操作。接下来，用户提供的引用中有几个关键点： 1. 引用[1]提到使用$past函数来获取之前时钟沿的值，语法是$past(signalname, numberof_clock_cycles)。这可能用于检查门控信号的历史状态。 2. 引用[2]指出属性p20在门控信号“e”有效时激活检验，说明断言需要仅在门控信号有效时进行验证。 3. 引用[3]提到SVA的系统函数，如$sampled、$rose、$fell，用于检测信号的变化和采样值。用户的问题是如何在跨时钟域的情况下检查clock gating的行为。这里需要考虑跨时钟域的同步问题，可能需要使用同步器或者双触发器方法来处理门控信号。然后，用SVA断言来验证同步后的信号是否满足要求。首先，应该确认门控信号在目标时钟域中的稳定性。例如，当门控信号从时钟域A传递到时钟域B时，需要在时钟域B中进行同步处理。使用双触发器同步后，确保信号稳定后再用于门控。然后，通过断言检查同步后的信号是否符合预期，比如门控信号在有效后保持足够的周期，或者在特定条件下门控是否被正确应用。可能需要编写两个断言：一个在源时钟域检查门控信号的变化，另一个在目标时钟域验证同步后的信号行为。例如，在源时钟域中，当门控信号激活时，目标时钟域应该在接下来的几个周期内正确同步并应用门控。使用$past函数可以追踪之前的信号状态，确保在同步后的时钟域中门控信号正确传递。同时，引用[2]中提到属性激活的条件是门控信号有效，所以在断言中可能需要类似的条件，即仅在门控信号有效时检查相关行为。此外，检测信号变化可能需要使用$rose或$fell函数，如引用[3]所述。可能的实现步骤包括： 1. 同步门控信号到目标时钟域。 2. 在目标时钟域中，使用断言验证同步后的门控信号是否在预期的时间窗口内保持稳定。 3. 检查门控信号的有效性是否与源时钟域的预期一致，可能需要跨时钟周期的比较，使用$past函数获取历史值。需要注意跨时钟域断言中的时钟同步问题，可能需要使用“matched”属性来处理跨时钟域的事件。例如，在源时钟域检测到门控信号变化后，在目标时钟域中等待足够周期后再检查同步后的信号。总结，最佳方法可能包括同步机制的设计，结合使用$past、$rose等系统函数，以及针对目标时钟域的断言来确保门控行为正确。同时，引用中的示例可以作为模板来构造具体的断言语句。</think>### SVA验证跨时钟域clock gating行为的方法 #### 1. 基础验证原则验证时钟门控需确保门控信号（如`gate_en`）在目标时钟域的稳定性。需使用同步器处理跨时钟域信号，典型结构为双触发器同步链： $$source\_clk \rightarrow sync\_flop1 \rightarrow sync\_flop2 \rightarrow target\_clk$$ #### 2. 核心断言实现 **a. 同步有效性验证** 验证同步后的门控信号需在目标时钟域保持至少两个周期稳定： ```systemverilog property sync_stability; @(posedge target_clk) $changed(sync_gate_en) |-> ##2 ($past(sync_gate_en,2) == sync_gate_en); endproperty ``` （使用`$changed`检测信号跳变，`$past`追溯历史值[^3]） **b. 门控生效验证** 当同步后的门控信号有效时，目标时钟必须被抑制： ```systemverilog property gate_effectiveness; @(posedge target_clk) sync_gate_en |-> !(target_clk === 1'bx) throughout ##[1:2] $fell(target_clk); endproperty ``` （`throughout`确保在指定时间窗口内持续满足条件[^2]） #### 3. 跨时钟关联性验证使用`$past`配合时钟域匹配检测源信号与同步信号的关联性： ```systemverilog property cross_domain_correlation; @(posedge source_clk) $rose(source_gate_en) |-> ##[2:4] @(posedge target_clk) $rose(sync_gate_en); endproperty ``` （`##[2:4]`允许2-4个目标时钟周期的同步延迟[^1]） #### 4. 亚稳态防护验证检测同步过程中是否出现亚稳态： ```systemverilog assert property (@(posedge target_clk) $isunknown(sync_flop1) |-> ##1 $stable(sync_flop2)); ```