IO时序分析基本模型和输入延时

最新推荐文章于 2024-05-18 13:56:36 发布

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IO时序分析基本模型和输入延时

https://www.bilibili.com/video/BV197411G7zS?p=4&vd_source=cc54488decdb0d081aff70be0297269f
B站尤老师的课程笔记
语雀记录：https://www.yuque.com/qingyejue/bxydam/qahi9bdgdhgtl5gz

收获：input delay 时序约束在具体工程中的使用方法、分析意义、具体的解决方法。

源时钟同步

上游器件提供：数据和时钟，上游器件共同路径
源时钟模型

源时钟同步

以时钟源给上下游器件提供时钟，不存在共同路径
在这里插入图片描述

系统同步模式淘汰，不能高速传输；
源时钟还在广泛应用，如：千兆以太网PHY、USB3.0、ADDA等；
但渐渐转为高速串行总线，如：PCIE、STAT，（只有数据没有时钟）。

输入延时模型

内部延时器件知道，需要提供外部的延时
在这里插入图片描述
Tco: 到上游器件接口的数据延时；
Td_bd: 数据路径延时（PCB）；
Td_fi: FPGA内部到寄存器D端延迟；（vivado 知道，器件厂商知道）
Tc_d: 到上游器件接口的时钟延时；
Tc_bd:时钟路径延迟；

在这里插入图片描述

极限input delay(系统模型)

setup slack = 0 时，极限 input delay = tcycle + Tc_d + Tc_bd+ Tc_fi - Tsu;
建立时间裕量为0，以系统为中心

输入延时

以FPGA为中心，以管脚为中心
input delay = 数据到达时间（FPGA引脚）- 时钟到达时间（FPGA引脚）
input delay = Tco + Td_bd - Tc_d - Tc_bd
图中绿色的线的沿位置，不考虑fi

最大/最小延时

延时最大分析建立时间，延时最小分析保持时间。
数据延时大，往后移动，input delay 增大，建立时间减小；
数据延时小，往前移动，input delay 减小，保持时间减小；

在这里插入图片描述
input delay = Tco + Td_bd - Tc_d - Tc_bd
取Tco、Td_bd等的最大最小值

vivado 时序约束

基本操作

report timing 可以检测时钟路径，自己选择路径
data path 和 destination clock path 数据到达/结束时间数据需要达到/保持时间、相减求建立时间和保持时间
设置分析 endpoint 只有两种最快模型（低温、高压）、最慢模型（高温、低压）

在这里插入图片描述

数据时钟边沿对齐

建立时间：两个沿之间 = 时钟到达时间 - 数据到达时间
保持时间：一个沿 = 数据到达时间 - 时钟到达时间
在这里插入图片描述

arrival time - des clock path = 保持时间
默认：当前时刻的数据在-2ns 时到来（input delay max=2，min = -2）到达时间为-0.8ns(下一个数据起始时间，当前数据结束时间), 如果对应当前时刻的时钟沿，则时钟延迟比较大4.5ns 则保持时间为-0.8-4.5 = -5.3 ns 时钟违例；数据延时太小，时钟延时太大。
解决：采用上一个沿的时钟对齐当前的数据，保持时间足够，但是建立时间可能不够。如果周期为10ns, 延后一个时钟周期，则 max = 12ns , min = 8ns;